DDR原理

DDR SDRAM全称为Double Data Rate SDRAM,中文名为“双倍数据流SDRAM”。DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此,DDR能够凭借着转产成本优势来打败昔日的对手RDRAM,成为当今的主流。本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM(又称SDR SDRAM)的不同。

SDRAM的接口速度是133M,DDR1接口的速度是266M,DDR2接口的速度是533M,DDR3的接口速度是1066M。每提高一代,接口性能都提高了一倍,但是注意看,这四代接口的核心频率都是133M!也就是说,DRAM存储单元的读写速度没有丝毫提高!

这是怎么做到的???

核心技术点就在于:(1)双沿传输(2)预取

SDRAM是单沿传输的核心频率133M,没有预取,也就是说,每个时钟只取1bit数据,时钟频率也是133M,接口速度还是133M(只有上升沿传数);

DDR1是双沿传输的核心频率依然是133M,但是有2bit预取,也就是说每个时钟可以取出2bit,时钟频率是133M,但是接口速度是266M(注意接口时钟仍然是133M,但是其上升和下降沿都可以传数,所以接口速度翻倍);

DDR2是双沿传输的核心频率依然是133M,但是有4bit预取,也就是说每个时钟可以取出4bit,时钟频率是266M,但是接口速度是533M(上升和下降沿都可以传数);

DDR3是双沿传输的。核心频率依然是133M,但是有8bit预取,也就是说每个时钟可以取出8bit,时钟频率是533M,但是接口速度是1066M(上升和下降沿都可以传数);

 

DDR的核心频率、时钟频率和数据传输频率:

核心频率就是内存的工作频率DDR1内存的核心频率是和时钟频率相同的,到了DDR2和DDR3时才有了时钟频率的概念,时钟频率就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。DDR1预读取是2位DDR2预读取是4位DDR3预读取是8位

DDR1在传输数据的时候在时钟脉冲的上升沿和下降沿都传输一次,所以接口速度就是核心频率的2倍。DDR2内存将核心频率倍频2倍所以时钟频率就是核心频率的2倍了,同样还是上升边和下降边各传输一次数据,所以接口速度就是核心频率的4倍。

DDR3内存的时钟频率是核心频率的4倍,所以接口速度就是核心频率的8倍了。

 

DDR中的名词 

RAS:    Row Address Strobe,行地址选通脉冲;

CAS:    Column Address Strobe,列地址选通脉冲;

tRCD:  RAS to CAS Delay,RAS至CAS延迟;

CL:      CAS Latency,CAS潜伏期(又称读取潜伏期),从CAS与读取命令发出到第一笔数据输出的时间段;

RL:      Read Latency,读取潜伏期;

tAC:    Access Time from CLK,时钟触发后的访问时间,从数据I/O总线上有数据输出之前的一个时钟上升沿开始到数据传到I/O总线上止的这段时间;

tWR:   Write Recovery Time,写回,保证数据的可靠写入而留出足够的写入/校正时间,被用来表明对同一个bank的最后有效操作到预充电命令之间的时间量;

BL:  Burst Lengths,突发长度,突发是指在同一行中相邻的存储单元连续进行数据传输的方式,连续传输所涉及到存储单元(列)的数量就是突发长度(SDRAM),在DDR SDRAM中指连续传输的周期数;

Precharge:L-Bank关闭现有工作行,准备打开新行的操作;

tRP:   Precharge command period,预充电有效周期,在发出预充电命令之后,要经过一段时间才能允许发送RAS行有效命令打开新的工作行;

AL:   Additive Latency,附加潜伏期(DDR2);

WL:  Write Latency,写入命令发出到第一笔数据输入的潜伏期;

tRAS:    Active to Precharge Command,行有效至预充电命令间隔周期;

tDQSS: WRITE Command to the first corresponding rising edge of DQS,DQS相对于写入命令的延迟时间;

 逻辑Bank

SDRAM的内部是一个存储阵列,要想准确地找到所需的存储单元就先指定一个(row),再指定一个列(Column),这就是内存芯片寻址的基本原理;

芯片位宽

SDRAM内存芯片一次传输率的数据量就是芯片位宽,那么这个存储单元的容量就是芯片的位宽(也是L-Bank的位宽);

存储单元数量=行数*列数(得到一个L-Bank的存储单元数量)*L-Bank的数量也可用M*W的方式表示芯片的容量,M是该芯片中存储单元的总数,单位是兆(英文简写M,精确值是1048576),W代表每个存储单元的容量,也就是SDRAM芯片的位宽,单位是bit;

DDR SDRAM内部存储单元容量是芯片位宽(芯片I/O口位宽)的一倍;

DDR2 SDRAM内部存储单元容量是芯片位宽的四倍;

DDR3 SDRAM内部存储单元容量是芯片位宽的八倍;

DDR4 SDRAM内部存储单元容量是芯片位宽的八倍;

 

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### 回答1: XC7A484 DDR原理图是针对Xilinx公司的XC7A484系列FPGA芯片设计的一种电路图,用于指导工程师在设计电路板时的连接方式和电气参数。XC7A484是一款先进的可编程逻辑器件,具有高性能、低功耗、高集成度和可扩展性等特点。 DDR是双倍数据速率(Double Data Rate)的缩写,是一种内存存储技术,能够在每个时钟周期传送两个数据单位,提高数据传输速度和效率。DDR原理图中,会包含与DDR存储器交互的所有电路连接,如时钟发生器、地址线、数据线、控制线等,这些连接与芯片的引脚相对应,完成数据的读写、刷新等操作。 原理图还包括一些辅助电路,如电压调节电路、电源管理电路等,用于确保DDR存储器模块的正常工作。同时,原理图中还会包括与XC7A484芯片其他外部设备的连接,如其他FPGA芯片、ADC、DAC等,以及外部传感器和通信接口的连接。 在设计电路板时,工程师需要根据DDR原理图进行细致、准确的布局和布线设计,以确保电路的稳定性和可靠性。同时,需要结合芯片手册和指导文档来理解原理图中各个信号的作用和时序要求,遵循规范和标准进行设计和调试。 总之,XC7A484 DDR原理图是设计DDR存储系统时的重要参考,通过仔细分析和设计,可以实现高性能、高速率的数据传输,提供稳定可靠的存储和处理能力。 ### 回答2: XC7A是Xilinx公司的一款FPGA芯片,484是指该芯片有484个引脚,DDR是指该芯片支持DDR(Double Data Rate)内存接口。原理图是指对该芯片进行电路设计时所绘制的图纸。 XC7A 484 DDR原理图主要包括与XC7A芯片相连的各种外部器件和接口电路的连接关系。这些外部器件和接口电路可以包括内存、存储器、时钟、外设等。原理图通过符号和标注的方式展示了这些器件之间的连接方式,可以清晰地显示整个系统的电路结构和信号流动方向。 对于DDR接口,原理图将详细展示XC7A芯片与DDR内存之间的连接方式。DDR接口是一种高速的内存接口,能够实现高速数据传输。原理图中会包含DDR控制器、时钟发生器、存储器芯片和数据线等组成部分,并展示了它们之间的连接方式和信号传输路径。 在原理图中,每个器件都有符号和引脚标识,通过这些标识可以明确每个引脚之间的连接关系和信号传输方向,有助于设计人员理解和调试整个系统的电路连接情况。 通过阅读XC7A 484 DDR原理图,工程师可以获取到系统的电路结构、信号传输路径、引脚定义等信息,为后续的电路布局、PCB设计和系统调试等工作提供指导和依据。同时,原理图也是工程师之间沟通和交流的重要工具,有助于团队协作和项目进展。 ### 回答3: xc7a 484 ddr是一款基于Xilinx公司的FPGA芯片的原理图。FPGA芯片是一种可编程逻辑设备,可以根据用户的需求重新配置其内部电路,实现各种不同的功能。xc7a 484 ddr芯片是其中一种型号,具有高性能和可靠性。 xc7a 484 ddr原理图是一种描述xc7a 484 ddr芯片内部电路连接方式和布局的图纸,其中包括了各个模块、器件和接口之间的电气连接。这个原理图是设计者在进行硬件设计时的重要参考依据,可以帮助设计者全面了解芯片内部的电路结构和连接方式。 xc7a 484 ddr原理图主要包括以下几个方面的内容:首先,是芯片内部逻辑模块的连接方式,如时钟模块、计算模块、存储器模块等。其次,是各个模块之间的信号传输和处理方式,包括数据线、地址线、控制信号等。再次,是与外部设备的物理连接方式,如GPIO引脚、扩展接口、存储接口等。最后,还包括了电源供应和信号接地等重要的电路设计。 xc7a 484 ddr原理图的编制需要设计者熟悉并掌握硬件设计相关知识和工具,如EDA软件、硬件描述语言等。通过合理设计和布局,可以实现系统性能的优化和电路的稳定性,为后续的电路布局和焊接提供参考。 总之,xc7a 484 ddr原理图是描述该款FPGA芯片内部电路结构和连接方式的重要图纸,对于硬件设计者来说具有重要的参考价值。通过合理的原理图设计,可以实现芯片的高性能和稳定性。

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