N+0.5分频器的verilog实现

先说一种设计思路：通过两个分频时钟的与操作实现。两个分频时钟的占空比均为（N+1）/(2*N+1),对于5.5分频电路来讲，其占空比为6/11，不过这两个分频时钟一个是基于时钟上升沿触发一个是基于时钟下降沿触发，并且时钟的初始化值相反，这样将这两个时钟相与就可以得到5.5分频的电路了.

module half_div #(parameter N = 5)(
input clk_in,
input rst,
output clk_out);
 
reg [3:0] cnt1;
reg [3:0] cnt2;
reg div1;
reg div2;
 
always@(posedge clk_in or negedge rst)
begin
 if(!rst)
 begin
 cnt1<=3'b0;
 div1 <= 0;
 end
 else 
 begin
    cnt1 <= cnt1 + 1'b1;
	if(cnt1 == 2*N)
	begin
	  cnt1 <= 0;
	end
	else if(cnt1 == N+1|| cnt1 == 0)
	begin
	  div1 = ~div1;
	end
 end
end
 
always@(negedge clk_in or negedge rst)//下降沿触发
begin
  if(!rst)
  begin
    cnt2 <= 3'b0;
	div2 <= 1'b1;
  end
  else
  begin
    cnt2 <= cnt2 + 1;
	if(cnt2 == 2*N)
	begin
	  cnt2 <= 0;
	end
	else if(cnt2 == N+1||cnt2 == 1)
	begin
	  div2 = ~div2;
	end
  end
end
 
assign clk_out = div1 & div2;//两个时钟相与
 
endmodule

 

第二中设计思路是基于通用的半整数分频器进行实现，其设计思路是利用模N器从0计数到N，当计数到N的时候输出为1，但是为了实现N+0.5个周期，则输出的1持续的时间为半个周期，这样的话就需要将输入时钟的下降沿变成上升沿，这样就可以实现输出半个周期长度的1。将输入时钟的上升沿变成下降沿通过二分频的输出和输入时钟异或实现的。

module half_div #(parameter N = 5)(
input clk_in,
input rst,
input clk_out);
 
reg [3:0] cnt;
reg div1;
reg div2;
wire clk_half;
 
assign clk_half = clk_in ^ div2;
 
always@(posedge clk_half or negedge rst)
begin
  if(!rst)
  begin
    cnt <= 0;
	div1 <= 0;
  end
  else if(cnt == N) 
  begin
    cnt <= 0;
	div1 <= 1;
  end
  else 
  begin
   cnt <= cnt + 1;
   div1 <= 0;
  end
end
 
always@(posedge div1 or negedge rst)
begin
  if(!rst)
     div2 <= 0;
  else div2 = ~div2;
end
assign clk_out = div1;
 
endmodule