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RSS订阅翻译 经典时序
以下大都是翻译经典时序一文建立时间与保持时间每一个触发器在有效的时钟沿的一段时间限制区域（restricted region）里面输入必须保持不变。如果输入改变，输出可能是不确定的。建立时间是时钟到来之前的一段区间，数据必须保持稳定。保持时间是时钟到来之后的一段区间，数据必须保持稳定。 大部分现代的触发器的保持时间已经是零或几乎没有。这意味着数据可以轻微改变在时钟沿之前并且依旧可...
2018-02-23 21:02:45
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原创 DDR学习笔记
以下是如何新建工程控制DDR 实验室的板子使用的spartan6+DDR2，芯片是镁光的MT47H32M16，下面说一下如何从零开始操作DDR芯片 首先新建一个工程，生成DDR的IP核，由于spartan6只有两个bank可以连接DDR，这是硬件已经规定好的。 再选择DDR的时钟频率和型号 接下来选择fifo的类型是什么样的，这里我们选择32位的双向IO的fifo，方便起见，这里只...
2018-01-23 21:21:34
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原创 实数与单精度浮点数的转换
单精度浮点数的表示方法 三个主要成分是： Sign（1bit）：表示浮点数是正数还是负数。0表示正数，1表示负数 Exponent（8bits）：指数部分。类似于科学技术法中的M*10^N中的N，只不过这里是以2为底数而不是10。需要注意的是，这部分中是以2^7-1即127，也即01111111代表2^0，转换时需要根据127作偏移调整。
2018-01-16 15:20:18
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原创 verilog有符号数的计算
看了许多关于有符号数计算的文章，这里做一下总结。首先看看有符号数是如何存储的，比如我们定义一个位宽为8位的 a=-10，通过仿真软件可以看到它的表示为1111 0110，最高位是1代表有符号数，大小是它的反码加1。接下来我们会分别做一下四个实验：有符号数与无符号数的乘加计算和全是有符号数的乘加计算。1.有符号数+无符号数module mult(input [7:0] a ,input signed...
2018-01-14 15:25:08
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空空如也
空空如也
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