Verilog复习（四）| 组合逻辑

一位全加器结构描述：

数据流描述：

行为描述：

只要有事件发生（列表中任何 信号有变化），就执行begin…end 的语句 。

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always的事件控制方式

边沿触发

always @(posedge  clk)  // clk从低电平->高（正沿） 
           cur_state =next_state;   // 就执行赋值语句
always @(negedge  reset)  // reset从高->低（负沿） 
           count =0;                    // 就执行赋值语句
always @ (posedge  clear or negedge   reset )
          Q=0;

电平敏感

always @ (*)  //“*”代表所有输入信号，可防止遗漏

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