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Verilog复习(四)| 组合逻辑
行为描述——只要有事件发生(列表中任何 信号有变化),就执行begin…end 的语句。原创 2024-05-12 13:52:00 · 177 阅读 · 0 评论 -
Verilog复习(三)| Verilog语言基础
线网类型(wire)。net type表示Verilog结构化元件间的物理连线。它的值由驱动元件的值决定;如果没有驱动元件连接到线网,线网的缺省值为z。 寄存器类型(reg)。register type表示一个抽象的数据存储单元,它只能在always语句和initial语句中被赋值,并且它的值从一个赋值到另一个赋值被保存下来。寄存器 类型的变量具有x的缺省值。原创 2024-05-10 15:07:31 · 317 阅读 · 0 评论 -
Verilog复习(二)| 时延
时延分为惯性延迟(Inertial Delay (Gates) )和传输延迟(Transport Delay (Nets) )原创 2024-05-10 09:02:42 · 170 阅读 · 0 评论 -
Verilog复习(一)| 模块的定义
模块(module)是Verilog的基本描述单位。原创 2024-05-09 21:43:33 · 407 阅读 · 0 评论