PCI Interrupt Handling

PCI Interrupt Handling

PCI设备使用四个边带信号(INTA#,INTB#,INTC#,INTD#)之一向系统发送中断请求。

对于单CPU系统,当PCI设备的一个中断信号引脚触发时,系统的中断控制器会触发CPU的INTR(Interrupt Request)引脚。

在多CPU系统中,APIC(Advanced Programmable Interrupt Controller)在检测到PCI设备的中断信号后,会向指定的CPU发送对应的消息(message),而不是通过CPU的INTR引脚通知CPU。

无论是单CPU系统还是多CPU系统,收到中断请求的CPU都需要确定中断源并对该中断进行响应。这个过程,传统的INTR模式需要耗费多个总线周期,效率较低;APIC模式虽然比INTR模式要好一些,但也有改进的空间。

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Contents OBJECTIVE OF THE SPECIFICATION............................................................................... 23 DOCUMENT ORGANIZATION.............................................................................................. 23 DOCUMENTATION CONVENTIONS................................................................................... 24 TERMS AND ACRONYMS ...................................................................................................... 25 REFERENCE DOCUMENTS................................................................................................... 32 1. INTRODUCTION............................................................................................................... 33 1.1. A THIRD GENERATION I/O INTERCONNECT ................................................................... 33 1.2. PCI EXPRESS LINK......................................................................................................... 35 1.3. PCI EXPRESS FABRIC TOPOLOGY .................................................................................. 37 1.3.1. Root Complex........................................................................................................ 37 1.3.2. Endpoints .............................................................................................................. 38 1.3.3. Switch.................................................................................................................... 41 1.3.4. Root Complex Event Collector.............................................................................. 42 1.3.5. PCI Express to PCI/PCI-X Bridge........................................................................ 42 1.4. PCI EXPRESS FABRIC TOPOLOGY CONFIGURATION ....................................................... 42 1.5. PCI EXPRESS LAYERING OVERVIEW........................................................................
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