vivado报错：concurrent assignment to a non-ret ‘out‘ is not permitted

最近学习Xilinx FPGA时，想要写一个4-16译码器，即根据 4 bits 的输入信号来将 16 bits 的输出信号的某一位设置为 1。
在使用 assign 语句时，Vivado 报错Error：concurrent assignment to a non-ret 'out' is not permitted。

查询 assign 语句的语法规则发现，该语句的左值（即等号左侧的变量）必须是wire类型，而不能是reg类型。
修改代码后报错消失：

module decoder_4_16 (
    input [3:0] in,
    output wire [15:0] out
);

    assign out = 16'b1 << in;

endmodule