演化路径:
verilog--------->systemC--------->SV--------->VMM--------->UVM--------->chipsel
解释:
SV:新增数据类型logic+约束和随机+接口+覆盖率
VMM:寄存器模型
UVM:component+object,机制:sequence、TLM、Phase 、config_db 、 、factory 、filed-automation
chipsel:类似java的机制,用面积和空间还效率,解决芯片研发周期长的特点