verilog第六周实验要求

verilog第六周实验要求

第六周(10.29—11.04):

1. 设计一个带使能端 3-8 译码器。

2. 设计一个具有清零功能的按键计数器，对按键进行计数并显示，可以采用Verilog或C语言，

实现方式不限。

1,门级描述(程序如下)

module _3to8decode(A1,A2,A3,E,Y);

input A1,A2,A3,E; //定义输入信号

output[7:0] Y; //定义输出信号

wire A1not,A2not,A3not,Enot; //定义电路内部节点信号

not n1(A1not,A1), //非门调用

n2(A2not,A2),

n3(A3not,A3),

n4(Enot,E);

and n5(Y[0],A3not,A2not,A1not,Enot), //与门调用

n6(Y[1],A3not,A2not,A1,Enot),

n7(Y[2],A3not,A2,A1not,Enot),

n8(Y[3],A3not,A2,A1,Enot), //与门调用

n9(Y[4],A3,A2not,A1not,Enot),

n10(Y[5],A3,A2not,A1,Enot),

n11(Y[6],A3,A2,A1not,Enot),

n12(Y[7],A3,A2,A1,Enot);

endmodule

module _3to8decode(Y,E,A);

output[7:0] Y; //输出信号

input[2:0] A; //输入信号

input E; //输入使能

assign Y=(E==0)?(1‘b1<<A):8’b000000