【FPGA】【Verilog】【基础模块】奇偶校验位生成

根据Data产生奇偶校验位：

module parity(even_numbits ,odd_numbits ,input_bus);
output even_numbits,odd_numbits;
input [width-1:0]input_bus;
parameter width = 8;

	assign odd_numbits = ^input_bus;		//当input_bus的数据中1的个数为奇数时,odd_numbits为1
	assign even_numbits = ~odd_numbits;	//当input_bus的数据中1的个数为奇数时,even_numbits为0
endmodule 

//理论参考资料：http://blog.csdn.net/s_h_m114_2/article/details/53734484