镁光SDRAM Verilog模型使用

最新推荐文章于 2024-07-01 09:37:17 发布
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分类专栏： FPGA
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本文链接：https://blog.csdn.net/c13323527140/article/details/113859411
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这篇博客主要介绍了如何在Verilog中处理SDR（软件定义无线电）的参数文件，包括将.vh文件扩展名改为.v，更新文件引用，创建SDRAM驱动，使用镁光SDRAM的仿真模型，并设定100MHz时钟及其180度相位偏移的版本用于SDRAM。此外，还提到了仿真结果的展示。
摘要由CSDN通过智能技术生成

1、修改sdr_parameters.vh文件扩展名为sdr_parameters.v
2、在sdr文件中将引用的sdr_parameters.vh扩展名修改成.v
3、SDRAM 驱动文件（这个自己写）
4、镁光SDRAM verilog仿真模型不可综合，在testbench里加入就行了
5、一个100M的信号做操作时钟，令一个100M的信号相位偏移180度（由于锁相环生成）做SDRAM的时钟
6、仿真结果
在这里插入图片描述

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