镁光SDRAM Verilog模型使用

这篇博客主要介绍了如何在Verilog中处理SDR(软件定义无线电)的参数文件,包括将.vh文件扩展名改为.v,更新文件引用,创建SDRAM驱动,使用镁光SDRAM的仿真模型,并设定100MHz时钟及其180度相位偏移的版本用于SDRAM。此外,还提到了仿真结果的展示。
摘要由CSDN通过智能技术生成

1、修改sdr_parameters.vh文件扩展名为sdr_parameters.v
2、在sdr文件中将引用的sdr_parameters.vh扩展名修改成.v
3、SDRAM 驱动文件(这个自己写)
4、镁光SDRAM verilog仿真模型不可综合,在testbench里加入就行了
5、一个100M的信号做操作时钟,令一个100M的信号相位偏移180度(由于锁相环生成)做SDRAM的时钟
6、仿真结果
在这里插入图片描述

评论 4
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值