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原创 DDR4 FPGA verilog驱动逻辑管理
之前写过一个DDR4的配置博客https://blog.csdn.net/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图最终可以通过FIFO进行分流数据，程序框架如下入所示：值得注意的就是，DDR读出数据是存在延迟的，为了
2020-10-28 21:52:58
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原创 xilnx 万兆光纤GTH传输字节不对齐解决方法
最近有光纤传输的需求，硬件平台是KCU1500，如下图：
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原创 spatan6的EMMC DDR3控制器 EMMC驱动开发
1.背景与介绍最近通过spatan6管理一片EMMC存储芯片，采用的是纯逻辑语言管理EMMC芯片，EMMC采用的是JEDCE发布的emmc 5.1版本的协议，但是由于EMMC的存储的速度有限，固在设计的前端加了一片DDR3控制器，本篇博客不介绍EMMC的设计，主要分享一下Spatan6的xilinx自带的IP核MCB在设计实际的工程中遇到的问题。2.问题及解决思路第一次使用S6 的DDR3控...
2020-01-01 15:03:31
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原创 AD9371、AD9361、ADRV9009驱动开发、调试
欢迎使用Markdown编辑器你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：全新的界面设计 ，将会带来全新的写作体...
2019-10-04 11:05:13
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原创 低成本RFSOC 47DR 27DR 28DR板卡
1（PL 侧，1 路），支持高速光信号传输，适配远距离、大带宽数据交互场景（如设备组网、数据中心互联等）。 PS端挂载1片EMMC芯片，用于存储程序，容量为32Gbit（可根据需要通过跳接电阻连接到PL端）； PL端搭载1组32Bit DDR4，容量为8GB，最高支持速率：2400MT/s； PL端支持1路QSFP28接口，每路最高速率100Gbps； PS端支持1路SD 2.0接口，用于存储程序； PS端支持1路USB 3.0接口； PL端支持1路SSD接口； PL端外挂一片GPS芯片；
2026-06-13 12:32:12
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原创 FPGA开发板 KU5P开发板 图像处理，硬件加速 PCIE3.0 100G光口
我们不做“点灯流水线式”的入门演示，也不堆砌零散知识点，而是围绕实际项目场景，持续推出成体系的工程级教程。从接口协议解析、高速数据处理，到嵌入式协同设计、系统级调试，每一步都贴近真实开发流程，帮助你真正掌握FPGA在工程中的用法。无论你是想从入门迈向工程，还是希望提升项目实战能力，这里都会给你带来真正有价值的内容。有需要的朋友关注一下，详细信息，后续完善，也可关注本人B站，不定期分享开发心得。深度解析：不仅教你“怎么做”，更讲清“为什么这样做”这块板卡，是你走向工程级FPGA开发的起点。
2026-04-26 09:44:11
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原创 RFSOC 49dr 16收16发板卡
PS端挂载1片EMMC芯片，用于存储程序，容量为32Gbit（可根据需要通过跳接电阻连接到PL端）； PL端搭载1组64Bit DDR4，容量为8GB，最高支持速率：2400MT/s； PL端支持3路QSFP28接口，每路最高速率100Gbps； PS端支持1路RS422接口，最高速率16Mbps； PL端支持2路RS422接口，最高速率16Mbps； PS端支持2路RS232接口，最高速率1Mbps； PL端支持2路CAN接口，最高速率1Mbps； PS端支持1路千兆以太网接口；
2025-12-12 12:58:08
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原创 zynq mpsoc LWIP选择对应的GEM
如上图所示，同时使能了3个GEM，但是lwip默认只能测试单网口，默认为第一个GEM0，如果需要测试其它的网口，需要更改platform_config.h头文件中的。进行协议转换，但是默认GMII2RGMIICO是没有使能的，需要phy_setup_emacps函数中使能。另外如果像上图选择EMIO输出。0 1 2分别代表前3个GEM。
2025-12-12 12:55:17
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原创 RFSOC PCIE 4.0读写测试
测试过程中只测试到内存的速度，采用测试小工具进行测试。RFSOC 47dr PCIE4.0 X8硬件平台。PC电脑系统为WIN11系统。测试IP为BRIDGE ip。最终用二进制观测软件分析数据。驱动使用WINDRIVER。单次读写数据大小为32MB。测试速度，大概12GB/s。
2025-11-24 22:27:53
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原创 RFSOC配置QSPI+EMMC启动 petalinux记录
2.生成的BOOT.bin，通过VITIS烧写到QSPI里，将boot设置为QSPI启动。挂载EMMC分区（注意不挂载是无法通过df -h查看对应的磁盘空间）对RFSOC适配petalinux做个记录。配置petalinux 启动配置。重启就可以从EMMC中启动了。3.对分区分别完成格式化。4.查看分区挂载情况。
2025-11-15 21:15:43
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原创 windriver 快速生成PCIE驱动文件
系统扫描到PCIE 板卡，我们可以通过windriver产生需要的inf文件。选中对应到设备，选择generate inf file。勾选auto,既可安装对应的驱动，在此之前记得禁用签名。最好以管理员身份运行。
2025-11-01 20:02:45
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原创 AXI BRIDGE PCIE BAR空间分配过大，导致系统无法进入系统
在配置AXI Bridge ip核时，如果分配的PCIE BAR过大，可能导致BIOS卡住。因为BIOS无法开辟对应的对齐连续空间，所以参数不宜设置过大。
2025-11-01 19:37:45
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原创 FT2232H 当做USB JTAG配置方式
新设计的板卡搭载了FT2232H芯片作为USB JTAG使用，查看该芯片的官方手册，推荐都是用下面软件进行 配置。最后发现可能VIVADO需要的格式和用上面GUI软件配置的还是不一致导致无法识别。但是通过配置好重新加电还是VCP模式。最后通过下面的TCL指令进行配置解决。通过VIVADO也是无法挂载到芯片。其中红色框中为使用的具体型号。
2025-10-19 21:42:20
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原创 RFSOC 47DR PCIE板卡支持PCIE4.0
支持8收8发PCIE4.0 x8外部触发PWM输出GPSCAN422232板载JTAGgpsUSB3.0dp portETH1000sata扩展IOJ30Jusb uart。
2025-10-12 16:25:12
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原创 vivado自定义IP显示只读解决办法
把 Verilog/VHDL 文件复制到你工程中重新建一个模块（脱离 IP 封装）。自动复制一份到新目录（例如 ./ip_repo/my_ip_v1_0_edit/）1️⃣ 右键 IP → “Open IP Example Design”（若可用）✅ 方案二：把 IP 解包（unpack）到普通源文件形式。👉 这样你得到的是完全可编辑的 IP 副本，不影响原版。2️⃣ 在生成的 example 工程中找到 IP 源码。✅ 方案一：创建该 IP 的本地可编辑副本（最推荐）然后在工程中使用新生成的 .xci。
2025-10-04 21:54:59
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原创 FPGA 40 DAC线缆和光模块带光纤实现40G UDP差异
40G Subsystem 在 bitstream 下载完成后，会自动跑一次 GT reset → PCS reset → MAC reset 流程。如果在这段 reset 窗口内，光模块还没准备好（发不出稳定光），IP 会认为 link_down，之后不会再主动 retry。手动 reset IP 后，它重新跑 SerDes + PCS 初始化，这时光模块已经 ready，链路就能正常建立。换成光模块（SR4/ LR4/ CWDM4 等）+ 光纤，必须手动或软件触发 IP Reset 才能起来。
2025-09-15 21:34:49
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原创 RFSoC 4x2 Kit Radio 板卡众筹
RFSOC 4*2 kit Radio板卡，大学计划板卡，国外很多开源设计，支持pynq，方便研究性机构使用，本人想复刻这款板卡，同时增加几路射频通道以及光口，如果有朋友需要可以弄个众筹，前期费用可以相对低一些，有兴趣的朋友可以联系，板卡链接可浏览。
2025-08-15 14:41:52
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原创 编译ADI NO-OS工程
Git 是目前最流行的分布式版本控制系统（DVCS），最初由Linux之父）开发。它可以帮助开发者高效地管理代码版本，跟踪每一次修改，并支持多人协作开发。代码管理：跟踪代码变化，防止丢失。协作开发：团队成员可以并行开发，并合并彼此的代码。分支管理：支持多分支开发，提升开发效率。版本回溯：随时回滚代码到任何历史版本。远程仓库同步：通过 GitHub、GitLab 等平台，实现代码托管和共享。Git 是目前最流行的版本控制工具，在Windows上。
2025-07-05 18:42:01
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原创 glibc-locale-2.32-r0 do_package_write_rpm_setscene: Error executing a python function in exec_python
petalinux在编译过程中使用ctrl+c终止编译操作导致此错误。清理工程重新编译即可。
2025-06-08 07:57:15
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原创 FPGA 纯逻辑NVME raid0 IP核 双盘测试（基于三星9100 pro ssd）
和三星980类似，只是9100掉速的时间会晚一点，当然也可能是容量决定的，过了大概1T之后，写速度基本要减半。目前为止最稳定的还是三星的970 pro,基本可以做到全盘不掉速，这也是MLC颗粒比较贵的原因。产生测试数到两个盘里面，测试发现前1T数据写入，双盘速度可以达到6.7GB/s。本次测试采用XCZU19EG+三星4T的9100盘。
2025-05-21 07:07:52
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原创 xilinx QDMA开发调试记录
2.1 执行make clean && make命令完成驱动文件的编译，在文件夹会生成bin文件夹，里面包含下述文件。如果需要添加新设备，可以在driver/src/pci_ids.h文件中添加。如果使用虚拟机注意不要把驱动文件夹放在共享目录下，将驱动源文件拷贝到linux系统下，才进行编译，不然可能会出现报错。xilinx针对KU及VU+针对PCIE通讯增加了QDMA支持，相比XDMA拥有更大的带宽，使用起来也更加的灵活。1.依赖库安装：QDMA驱动依赖于libaio，所以在编译驱动前需要安装该库。
2025-05-11 21:01:28
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原创 FPGA 纯逻辑NVME raid0 IP核 4盘
系统采用XCZU19EG搭载4个三星990 PRO SSD。4盘总带宽不低于12GB/s。单盘读写不低于3GB/s。
2025-05-07 21:38:45
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原创 rfsoc petalinux适配调试记录
vmware 12 下安装 ubuntu 16.04 后，按往常的惯例安装 vmware-tools，安装时提示建议使用 open-vm-tools，于是放弃 vmware-tools 的安装，尝试使用 open-vm-tools。填入下面的内容，为了方便，就不单独配置各个共享文件夹了，直接将所有共享文件夹 mount 到一个目录下。安装时，apt 提示建议安装 open-vm-tools-desktop，一不做二不休，一起装了吧。如果没有创建 /mnt/hgfs 文件夹，需要创建。
2025-05-03 22:46:59
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原创 FPGA DDR4多通道管理控制器设计
为了方便后端数据分流，可以通过缓存FIFO进行数据分流处理，示意图如下图所示，从FIFO_in0进入的数据最终输出到FIFO_out0通道。实际工程项目中可能只挂载了一组DDR，但是用户数据可能有很多种，用户通过给每种数据划分特定地址进行存储，如何实现灵活管理成为设计的关键。程序设计过程中，为了随意裁剪通道数，尽量采用generate例化方式。测试过程通过产生一个递增数，然后输出添加对应的校验模块。通过统计错误数据个数，监测内部数据有无读写错误。通过parameter决定实际使用的通道数。
2025-05-03 09:41:46
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原创 FPGA 100G UDP纯逻辑协议栈
随着器件等级的升高，高速serdes的线速率也随之提高，RFSOC 4x最大可支持100G，主流方案为RDMA方案，该方案相对比较复杂，除了需要负责逻辑端的开发，还需操作系统中开发RDMA的驱动，对于对丢包不那么敏感的场景可考虑UDP方案；协议栈方面相比10G，主要就是通讯位宽从64BIT升级到512BIT，封包需要重新修改。系统搭载xilinx公司的CMAC具体配置如下。
2025-04-26 21:40:09
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原创 rfsoc 2R4T采集存储模块
信号处理板以zu47dr芯片为主芯片，完成信号收发处理。 PS平台，处理器，4核A53，双核R5。 PL：2路射频接收通道。 PL：4路射频发射通道。
2025-04-20 08:52:53
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原创 arinc818 fpga单色图像传输ip
随着图像分辨率的提高，单lane的速率无法满足特定需求，一种方式是通过多个LANE交叉的去传输图像，另外一种是通过降低图像的带宽，即通过只传单色图像达到对应的效果。验证方式为本地产生一个彩条，通过光口回环到接收端，进而完成解码，通过HDMI接口送图像显示。arinc818协议支持的常用线速率如下图。
2025-03-30 13:07:56
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原创 MPSOC 裸机测试USB3.0接口
测试USB接口，通常采用操作系统进行测试，但是xilinx同样提供了裸机测试程序。该工程是将DDR虚拟成U盘，BIT运行起来需要对其进行格式化处理。首先是根据硬件设计BD文件，主要是根据IO口已经GTR接口配置。综合编译产生BIT，创建VITIS工程。
2025-01-19 21:03:46
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原创 RFSOC PCIE4.0 nvme SSD读写测试
随着器件工艺越来越高，FPGA支持的serdes速度也有所提供，本博客介绍一款RFSOC板卡，本板卡支持一路PCIE4.0 NVME插槽，设计采用xilinx 公司自带的XDMA Ip。测试方式是通过写一个递增数写入盘，然后通过读盘，通过读出的数据和本地数据进行比对。单盘写速度可达5.8GB/s,读可达3.4GB/s（可优化）,测试所用的盘为三星公司生产的990 pro。
2025-01-05 10:00:36
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原创 RFSOC ps端读写SD卡
最后将SD卡取下用读卡器可以看到SD卡中的文件存在。如果需要创建的文件名较长注意以上参数设置为1。生成文件创建vitis工程。
2025-01-01 15:02:05
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原创 RFSOC 47dr Dp口测试（ARM裸机）
47DR 内核还是一个4核A53的MPSOC，测试方式和MPSOC一样。值得注意的是，最好用HP的线，不要用DP转接线，不然可能工程运行不起来。即使用DP的线也用xillix推荐的显示器。编译好BIT设置VITIS工程。examle工程测试即可。
2024-12-31 18:47:31
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原创 vivado bd文件复制
不同工程是无法进行BD文件复制的，可以通过将被复制的BD文件添加到需要复制的BD文件的工程中，然后再工程内进行复制。
2024-12-09 21:15:43
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原创 Bus Interface property CLK_DOMAIN does not match between /usp_rf
直接在对应的clock port修改为正确的时钟域。
2024-12-03 21:58:31
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原创 RFSOC 47DR 8收8发采集存储板卡
软件方面支持多TIle同步及多板同步，解决特殊点校准问题。 PL端挂载一路NVME接口，最大支持4。
2024-11-26 21:28:15
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原创 基于RFSOC实现LFMCW雷达测距测速
一般情况下，雷达发射信号的模型可采用线性调频连续波（LFMCW） ，发射波形的信号形式为调频连续锯齿波。线性调频的含义即调制信号频率随时间线性变化，从时域上看是一个频率随时间线性变化的波形；从频域上看， 发射信号的频率与时间成正比，由于带宽大于FPGA直接处理的主频，所以首先需要对信号进行分相处理，本文DAC的采样率设置为2.4G。然后就是控制DDS的频率控制字即可产生对应的LFM信号，主要是控制调频带宽及调频斜率。随着雷达带宽的不断增加，对系统的瞬时带宽需求也随之提高。雷达原理可以参考以下文章。
2024-11-24 21:57:48
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原创 adrv9009 8通道收发板卡，支持相位同步
硬件展示如上图，同时方案为了满足ADRV9009缺失的0-75M的频段，系统额外添加一款小DAC芯片，双通道支持250M采样率，板卡支持NVME存储及QSFP高速接口。
2024-11-03 13:43:58
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riffa_pcie_2.2.zip
2020-04-25
CCSv5的安装及TMS320c6678的调试.rar
2020-05-17
空空如也
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