折腾了近一个月终于搞定了SDRAM控制器

输入加了个FIFO，输出没加
一些心得：
1、注意代码的可移植性，别用C语言的思维写，代码会混胡乱不堪
2、利用镁光提供的SDRAM VERILOG仿真模型进行测试
3、注意细枝末节的延时，特别是全页读写数据一定要对齐，采用全页突发+突发终止+预充电完成一次读写
4、读和写分别加上一个FIFO进行封装，为视频采集提供便利
5、分别用锁相环生成一个100M和一个100M偏移180读的时钟，后续偏移还得根据开发板的电气特性进行校正
6、始终约束那一套（应该不需要），不过起初测试时候镁光的仿真模型可能会提醒时序违例，百度上啥也没有（连关键词都搜不出来），自己解决算了，别费劲搜了。
7、最后：SDRAM是FPGA入门的一道坎。