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这个作者很懒,什么都没留下…
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ZYNQ PL和PS通过MIO和EMIO交叉控制LED
ZYNQ PL和PS通过MIO和EMIO交叉控制LED原创 2022-10-24 17:17:12 · 1171 阅读 · 0 评论 -
Xilinx FIFO IP 的复位与清空
FIFO复位设置如下,reset value 为1则高电平复位,为0则低电平复位,如何清空FIFO,FIFO复位之后empty信号默认为高,在工作中需要一次性清空FIFO中的数据时,要对FIFO的复位信号产生一个上升沿即可实现FIFO的清空Verilog代码`timescale 1ns / 1psmodule fifo_test( input clk_50m, input rst_n,原创 2021-01-08 21:48:50 · 11162 阅读 · 2 评论 -
XLINX FPGA调用子模块(.V文件)实例(基于ISE 13.4)
通过顶层模块调用子模块(.v文件)来实现模块的复用,这里通过对led_controller模块的计数参数赋不同的值来控制LED的不同闪烁时间。注意:led_controller.v要放在顶层模块的工程目录下顶层模块:module flash_led_top( input sys_clk, input sys_rst_n, output led1,led2,led3,l...原创 2019-12-18 17:55:02 · 5909 阅读 · 3 评论 -
两种方式实现FPGA流水灯仿真(基于ISE13.4)
1、12位流水灯module led( input clk, //输入时钟 output [11:0] led //led输出 ); reg[11:0] led_state=12'b0000_0000_0001;//led初始状态 reg[31:0] divclk_cnt=0; //32为计数器 reg divclk=0; ...原创 2019-12-15 21:55:29 · 2105 阅读 · 0 评论