Verilog宏、`include＜要包含的路径/文件＞

Verilog宏

Verilog对宏的定义如下：

'define TESTEQ1 4'b1101

定义的宏稍后将被引用，如下所示：

如果（请求=='TESTEQ1）

“ifdef”和“endif”构造执行以下操作：

•确定是否定义了宏。

•定义条件编译。

如果定义了“ifdef”调用的宏，则编译该代码。

•如果尚未定义宏，则编译'else命令后面的代码。

•'else不是必需的，但'endif必须完成条件语句。

使用Verilog宏命令行选项定义（或重新定义）Verilog宏。

•Verilog宏允许您在不修改HDL源代码的情况下修改设计。

•Verilog Macros可用于IP核心生成和流量测试

Macro Example One

'define myzero 0

assign mysig = 'myzero;

Macro Example Two