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RSS订阅原创 Cisco Packet Tracer 静态路由实验
静态路由是一种路由的方式，路由项由手动配置，而非动态决定。与动态路由不同，静态路由是固定的，不会改变，即使网络状况已经改变或是重新被组态。一般来说，静态路由是由网络管理员逐项加入路由表，说白了，就是需要手动添加的，手动添加有什么好处呢？就是稳定可靠。路由有什么作用呢？路由就是找路、选路的作用，那么如何选路？就要查表了，实现这个作用的就是路由查询自己的路由表，路由表的学习就要用到静态或者动态路由。路由表的构成就是网络地址、子网掩码、下一跳地址（网关）。
2023-12-09 16:04:20
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原创 SQL Server 2019 数据库编程——触发器实验
1、instead of触发器是在insert、update、delete这些操作进行之前就被激活了，并且不再去执行原来的dml SQL操作，而是用触发器内部的SQL语句代替执行。所以用了instead of的表做任何dml操作，都只会执行触发器内部的语句，INSTEAD OF 触发器的主要优点是使不可被修改的视图能够支持修改。例如，本次实验中的第5题，Product与Purchase_Order之间存在参照完整性约束，即Purchase_Order的ProductID是外码。
2023-12-07 15:21:54
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原创 SQL Server 2019 数据库编程——存储过程实验
操作：1、本次实验中遇到无法在数据库删除关联数据的问题。最后使用instead of 触发器解决。2、存储过程中也可定义查询语句和进行数据库编程。3、数据库编程中，需要给局部变量赋值时需要在语句前加上set 或select。4、局部变量名以‘@’开始。
2023-12-07 15:08:02
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原创 SQL Server 2019 数据更新和视图的创建实验
在"SQL Server数据更新和视图的创建"实验中，我们将学习如何更新SQL Server数据库中的数据，并创建和使用视图来提供更灵活和方便的数据访问方式。以下是一些相关知识点：SQL Server提供了多种方式来更新数据库中的数据。最常见的方法是使用UPDATE语句，可以通过指定表名、列名和更新条件来更新数据。例如，我们可以使用UPDATE语句将表中特定行的某些列更新为新的值。视图是一种虚拟的表，它基于一个或多个表的查询结果构建。通过创建视图，我们可以将复杂的查询转换为简单的视图，并以这些简单的视图来访
2023-12-07 14:42:38
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原创 SQL Server 2019 嵌套查询实验
嵌套查询（Nested Query）是数据库查询中常用的一种查询技术。它允许在查询的条件或结果中包含另一个查询。在关系型数据库中，嵌套查询是通过在一个查询中引用另一个查询的方式来实现的。嵌套查询可以用于在查询结果中过滤数据、计算聚合值、进行多表查询等。
2023-12-07 14:26:21
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原创 SQL Server 2019 连接查询实验
数据库连接是指在关系数据库中，通过使用一个或多个共同的列（即关键字），将两个或多个表中的行组合起来，形成一个容纳这些数据的大表。其中，等值连接是基于两个或多个表中的共同值进行的，只返回那些在两个表中都存在的数据；而外连接则会返回某个表中所有的数据，以及与之匹配的那些在另一个表中存在的数据。左外连接和右外连接则分别指的是返回左表或右表所有数据，以及与之匹配的另一个表中的数据。
2023-12-07 14:04:15
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原创 SQL Server 2019 单表查询实验
SQL Server 单表查询实验，实验环境SQL Server 2019，实验软件Microsoft SQL Server Management Studio(v18.7.1)
2023-12-07 13:46:14
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原创 Cisco Packet Tracer交换机基本配置实验
Cisco Packet Tracer交换机特权模式密码、管理安全配置、配置文件备份。
2023-12-07 02:19:43
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原创 Cisco Packet Tracer逻辑窗口的基本使用
在设备列表选择设备通过拖拽或者点击添加，使用线缆连接设备时需要点击两侧设备并选择接口，通过点击右侧栏中的‘×’来删除不需要的设备。
2023-12-07 01:56:46
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原创 时序电路测试程序的Verilog设计（摘录）
因此该时钟沿过后，寄存器的状态Q仍是“1”，直到下一个时钟上升沿到来（55ns时刻），寄存器的状态Q才变为“3”，延迟了一个周期。但在行为仿真过程中，通常不考虑建立时间的影响，因此是可行的，同时也简化了测试程序的编写），则当前时钟沿采集到的数据为。如图1所示，时钟clk、复位rst_n和输入D均被初始化为“0”，然后经过100ns后，复位信号rst_n被拉高，从而撤销复位信号（即低电平复位，拉高使复位信号无效）。通过initial过程块，初始化时钟、复位和输入信号，并通过延迟量#生成完整复位信号。
2023-10-03 22:47:21
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原创 组合电路测试程序的Verilog设计（摘录）
结果比较的时候，可以通过打印关键信号信息、观察波形图、自动化比对等多种方式进行，设计者需根据实际情况，选择更便于判断结果是否正确的比较方式。在硬件描述语言中，输出响应是指在向待测模块的输入端施加激励后，通过观察输出的结果，并与预期结果进行比较，以验证电路功能是否正确。是进行电路验证的主要手段，它可以及早发现所存在的设计问题，降低设计风险，节约设计成本。，相当于C语言的printf函数，输出变量的值显示在控制台之上，语法格式如下。，如$display、$monitor等，打印必要的信号值。
2023-10-03 22:44:47
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原创 时序电路的Verilog设计
时序电路就是受时钟边沿信号影响的电路。也就是说，时序电路中必须要能感受到边沿信号的出现。Verilog内置的14个门级元件都不支持感受边沿信号，所以，仅通过门级描述不足以对时序电路进行建模。数据流描述的assign语句（持续赋值语句）如同导线将各端口和器件连接起来一样，形象地说，它只能负责端口与器件间的逻辑连接，能不能感受边沿信号还得取决于器件本身，显然也不足以对时序电路进行建模。行为描述可以根据电路功能来进行建模，Verilog中想要感受边沿信号，只需要在always后的敏感信号列表中列出边沿信号即可。
2023-10-01 15:21:06
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原创 组合电路的Verilog设计
组合电路的Verilog描述包括：门级描述、数据流描述、行为描述。本文主要包括使用Verilog HDL描述组合电路的格式、三种描述方式的相关知识、三种方式描述过程中的注意事项。
2023-09-30 15:43:07
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原创 vivado创建项目、创建设计文件、修改编辑器
本文主要帮助不会使用vivado的小白，包含如何使用vivado创建项目、创建设计文件/仿真文件，如何修改vivado默认编辑器。
2023-09-29 23:17:22
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原创 c++单链表类模板及其可视化界面
单链表是一种常见的数据结构，用于存储和组织数据。它由一个个节点组成，每个节点包含两部分：数据域和指针域。数据域存储节点中实际的数据，可以是任意类型的数据，例如整数、字符、对象等。指针域则用于指向下一个节点的地址，将多个节点按顺序连接起来形成链表。链式存储：单链表使用指针链接节点，而不需要连续的内存空间。这使得单链表能够灵活地插入和删除节点，不受固定大小的限制。动态大小：单链表的大小可以根据需要动态增长或缩小，不像数组需要预先指定大小并占用连续的内存空间。
2023-07-01 23:54:13
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原创 c++顺序表类模板及其可视化界面
顺序表适用于对访问频繁、插入和删除操作较少的场景，例如按位置随机查找元素的需求较多的情况。然而，如果需要频繁进行插入和删除操作，顺序表的性能可能较差，需要考虑使用其他数据结构，如链表。在顺序表中，元素的插入、删除和访问操作相对简单高效。通过使用数组或固定大小的内存块，顺序表可以实现随机访问，即通过下标直接访问任意位置的元素，时间复杂度为O(1)。插入和删除效率低：在顺序表中插入或删除元素时，需要移动其他元素来保持顺序表的连续性。连续存储：顺序表使用连续的存储空间，元素在内存中的存储位置是相邻的。
2023-07-01 23:22:28
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空空如也
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