LPC2294的锁相环路（PLL）介绍

最新推荐文章于 2024-08-09 23:02:45 发布

橙子丶16

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分类专栏： LPC2294 PLL 文章标签：嵌入式 c语言

本文链接：https://blog.csdn.net/chengzi_16/article/details/108355267

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本文介绍了LPC2294微控制器的锁相环（PLL）原理，包括PLL的输入频率范围、输出频率计算、相关寄存器及其位介绍、中断、模式、频率配置步骤以及配置示例。强调了PLL在电源关闭模式后的恢复处理和对系统时钟的重要性。

摘要由CSDN通过智能技术生成

1.PLL介绍

PLL只接受在10Mhz到25Mhz范围内的输入时钟频率，输入频率乘以一个系数到范围10Mhz到75Mhz为使用电流控制振荡器（CCO）的CCLK时钟，乘数可能是1到32的整数（实际上，由于cpu的频率上限，乘数不能超过7）CCO的工作范围为156Mhz到320Mhz，当锁相环提供所需要的输出频率时，环路中有一个额外的分频器来保持CCO在其频率范围内，输出分配器可以设置为除2、4、8或16以产生输出时钟, 由于最小输出分频器值为2，因此确保锁相环输出具有50%占空比。PLL的框图如图所示。

PLL结构框图

PLL激活是通过PLLCON寄存器控制的，PLL乘法器和分频器的值由PLLCFG寄存器控制，这两个寄存器被保护，以防止意外改变锁相环参数或锁相环失活。因为所有的芯片操作，包括看门狗定时器，提供芯片时钟都是依赖于PLL时，偶然的改变PLL设置可能导致微控制器的意外行为，保护是由类似看门狗定时器的feed序列来完成的。详细信息在PLLFEED寄存器的描述中提供。

PLL是芯片复位和当进入电源下降模式时关闭和旁路的。PLL仅由软件启用。该程序必须配置和激活PLL，等待PLL锁，然后连接到PLL作为一个时钟源。