FPGA——UART串口通信2

最新推荐文章于 2024-06-12 09:00:00 发布

cherry1307

最新推荐文章于 2024-06-12 09:00:00 发布

阅读量1.1k

点赞数 2

分类专栏： FPGA verilog

本文链接：https://blog.csdn.net/cherry1307/article/details/100145782

版权

该博客介绍了如何在FPGA中实现UART串口通信，接收32bit数据并回传。设计包括比特率产生模块、数据缓存模块和发送数据模块。数据缓存通过检测rxd_flag下降沿缓存32bit数据，发送数据时遵循起始位0、结束位1的数据协议。

摘要由CSDN通过智能技术生成

设计要求

从PC的串口调试助手上发送32bit数据到FPGA，FPGA接收到数据以后把接收的数据返回给串口调试助手显示
115200bps，32bit

在这里插入图片描述
比特率产生模块和数据接收模块参考UART串口收发的原理与Verilog实现代码

在这里插入图片描述
rxd_flag为数据接收模块数据接收完成信号，每一个8bit数据接收完成的同时，rxd_flag拉高，所以，在数据缓存模块，检测rxd_flag的下降沿作为缓存数据的标志，连续缓存4次，拼接为32bit数据

//接收4个8bit数据
	always @ (posedge clk or negedge rst_n)
	begin
		if(!rst_n)
			begin
				done_flag    	<= 1'd0;
				para_data    	<= 32'd0;

关注

专栏目录