DSP系统结构:
1)IWR6843的DSS的核心是600MHz的C674xDSP核,客户可以编程运行雷达信号处理算法。DSP本地有两级内存(L1和L2)。L1(32KBL1D、32KBL1P)以600MHz的DSP时钟速率运行。L2(256KB)以300MHz(或是DSP时钟速率的一半)运行。
2)辅助DSP是一个硬件加速器(HWA),它可以采用通用的FMCW算法(FFT、级数计算、CFAR-CA等),从而减轻DSP上的负载。HWA有四个本地缓冲区(ACCEL_MEM0…MEM3),每个16KB,时钟为200MHz。
3)DSP和HWA都可以访问包括ADC缓冲器在内的外部存储器,它向DSS提供数字化的雷达中频信号)。L3存储器(时钟为200MHz,主要用于存储雷达数据)和握手RAM(可用于在MSS和DSS之间共享数据)。
4)有增强DMA(或EDMA)引擎,可以由DSP(或R4F)编程,以有效地在这些外部存储器之间传输数据,DSP的L1或L2,和HWA的本地存储器。
5)此外,DSP还可以访问外部存储器(L3)。在IWR6843设备中,L3内存以200MHz运行,并且可以通过128位互连访问。L1和L2内存都可以配置(部分或全部)作为下一个更高级别内存的缓存(cache)。典型的雷达应用程序可以将L1P和L1D配置为缓存,将代码和数据放置在L2中,并主要使用L3存储雷达数据。