转 | pll loop的tran与stb仿真

最新推荐文章于 2024-05-29 22:50:54 发布
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分类专栏： 仿真方法 文章标签： IC stb仿真
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在对pll进行建立时间与稳定性分析时，有matlab/pllsim等多种工具进行建模仿真，这需要电路设计者多学习几个工具，但是能不能用cadence建模仿真呢，当然是可以的，如下是一种可行的方法。

  1. 搭建如下testbench
    在这里插入图片描述
  2. 在ADE里增加tran和stb仿真。stb是基于tran的结果的，要在tran的output中设置那个时间点仿真stb，要选择pll稳定建立后的时间点。
    在这里插入图片描述
    在这里插入图片描述
  3. 仿真结果如下
    在这里插入图片描述
    在这里插入图片描述

至此用cadence工具计算出了pll的建立时间和loop的稳定性。

也可以查看PLL系统函数的波特图：
在这里插入图片描述
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Clara_D
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基于simulink的PLL锁相环系统仿真
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weixin_44951108的博客
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