小数分频锁相环中的整数边界杂散IBS

最近在想为什么项目里的小数分频PLL要在输入端加入预分频器,因为从噪声的闭环传输函数角度看,预分频器的加入无疑是引入了更多的输入噪声。后来找到资料应该是和整数边界杂散有关。

什么是整数边界杂散(IBS, Integer Boundary Spurs)

首先,什么是整数边界杂散呢?
顾名思义,就是在鉴相频率整数倍频偏处的杂散。举个例子,如果PLL的参考频率是100 MHz,那么200 MHz、300 MHz、400 MHz…等频偏处的杂散都是整数边界杂散,当然前提是这个PLL的环路带宽无限大,这样不会将一些远处的杂散滤掉。

结合下图,这类杂散产生的原因是参考频率的谐波信号 n f r e f nf_{ref} nfref 与目标频率信号 f V C O f_{VCO} fVCO 混频后得到的 Δ = f V C O − n f r e f \Delta=f_{VCO}-nf_{ref} Δ=fVCOnfref,在 f V C O f_{VCO} fVCO n f r e f nf_{ref} nfref 靠得非常近的时候, Δ \Delta Δ 无法被低通滤波器滤除,因此又会在后续的环路中与 f V C O f_{VCO} fVCO 混频,得到 f V C O + Δ f_{VCO}+\Delta fVCO+Δ f V C O − Δ = n f r e f f_{VCO}-\Delta=nf_{ref} fVCOΔ=nfref 的两个杂散。
在这里插入图片描述
除了这种杂散正好落在参考频率整数倍位置处的整数边界杂散之外,如下图所示,还有一类杂散落在两个整数倍参考频率之间,由于其根本原因是由参考频率高次谐波引起,因此也被称为高阶整数边界杂散。

此时:
Δ = ( n + 1 / 2 ) f r e f − f V C O \Delta=(n+1/2)f_{ref}-f_{VCO} Δ=(n+1/2)freffVCO
2 Δ = ( 2 n + 1 ) f r e f − 2 f V C O 2\Delta=(2n+1)f_{ref}-2f_{VCO} =(2n+1)fref2fVCO
因此在 f V C O + 2 Δ = ( 2 n + 1 ) f r e f − f V C O f_{VCO}+2\Delta = (2n+1)f_{ref}-f_{VCO} fVCO+=(2n+1)freffVCO 处的杂散由参考频率高次谐波 ( 2 n + 1 ) f r e f (2n+1)f_{ref} (2n+1)fref f V C O f_{VCO} fVCO 混频产生;
之后该信号再与 f V C O f_{VCO} fVCO 混频之后得到 2 Δ 2\Delta ,由于在环路带宽内无法被滤除,将会继续与 f V C O f_{VCO} fVCO 混频,得到 f V C O + 2 Δ f_{VCO}+2\Delta fVCO+ f V C O − 2 Δ f_{VCO}-2\Delta fVCO 两个杂散,被称为二阶整数边界杂散。
在这里插入图片描述
总结一下,可以用 n f r e f + d m f r e f nf_{ref}+\frac{d}{m} f_{ref} nfref+mdfref 表示最靠近 f V C O f_{VCO} fVCO 的频率, Δ \Delta Δ 表示 f V C O f_{VCO} fVCO 与该频率之差。
其中 n , m , d n,m,d n,m,d 都是整数,且有 d ≤ m d≤m dm m m m 表示整数边界杂散的阶数,一般是在 o f f s e t = m Δ offset=m\Delta offset=mΔ 处出现高阶整数边界杂散。当 m > 4 m>4 m>4 时,这类高阶杂散已经非常小,不可观测。

再举个例子,如下图所示,输出频率在100 MHz整数倍附近时,整数边界杂散最大,将近-70dBc左右;随后IBS功率随着载波远离整数边界而下降,直到载波开始接近下一个整数边界。注意到落在两个整数边界(下图中的2049 MHz和2051 MHz)之间的一半处也有杂散信号,我们把这个称为二阶整数边界杂散,一般出现在整数边界杂散出现在整数边界之间的一半位置。阶数越高,杂散就越小。
另外值得注意的是,如果目标输出频率正好是参考频率的整数倍,此时杂散最低。
**加粗样式**

IBS带来的问题

试想一下,如果你要用这个PLL产生一个8.01 GHz的信号,分频比N=8010/100=80.1,将会在8 GHz处有一个整数边界杂散,与目标信号混频之后会在8.02 GHz处产生一个对称的杂散,并且杂散非常高,将影响通道性能:

  1. 如果它们距离载波(期望信号)频偏小,则IBS功率会对抖动产生贡献。当 Δ \Delta Δ小于环路带宽的时候尤其严重。
  2. 如果它们距离载波(期望信号)频偏大,则IBS将调制/解调相邻通道至目标通道,导致系统失真(distortion),恶化信噪比。

为了加深理解,还可以考虑一下这种情况:参考频率为75 MHz,目标频率依然是8.01 GHz,那么分频比N=8010/75=106.8,最近的IBS将在8.025 GHz处产生,与目标频率混频之后将产生7.995 GHz处产生对称杂散,如果通道带宽小于30MHz,这个杂散将影响相邻通道。

如何降低IBS

常见的方法有三种:

  1. 改变鉴相器频率,使得目标频率偏移整数边界杂散。在输入端加入预分频器就是这个道理,如果这个预分频器是可编程的就更好啦!
  2. 降低环路带宽,使得整数边界杂散落入环路带宽之外,从而被衰减。但是这个方法具有一定局限性,可以与方法1结合使用。
  3. 整数边界的杂散是由于周期性的时间选择同样的分频导致的,可以通过算法让该周期随机性,同时可以产生小数分频。

另外,由于随着输出频率远离整数边界,IBS功率也随之以可计算和可重复的形式下降。ADI有一款免费仿真软件,叫ADIsimFrequencyPlanner就是采用这种可预测的特性来精确仿真整数边界杂散功率(及其它)。经过仿真计算,该软件可以计算拟合一个最优的输出频率的杂散来给你推荐设计方案,听起来是个不错的工具。

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小数N分频锁相环(PLL)合成器是一种常用于电子设备和通信系统的频率合成器。它的主要功能是将输入信号的频率按照一定的比例进行合成,并且具有较高的频率稳定性和抗噪声能力。 PLL的基本原理如下:首先,将输入信号通过一个分频器将其频率分成N个等份,得到一个参考信号。然后,将参考信号与振荡器输出的信号进行相位比较,并根据比较结果调整振荡器的频率。通过不断地调整,最终使得振荡器输出的信号的频率与输入信号的频率按照一定的比例合成。 小数N分频锁相环合成器是在传统PLL的基础上增加了一个小数分频器模块。该模块可以进一步将输入信号的频率进行精细的调整,因此可以实现更高的频率合成精度。例如,传统PLL可能只能实现整数倍频合成,而小数N分频PLL可以实现任意两个整数之间的频率分数倍频合成。 小数N分频PLL合成器的应用非常广泛。比如在移动通信系统,它可以用于产生基站的参考时钟信号;在数字电视广播系统,可以用于实现多个不同频率信号之间的切换;在射频电路设计,可以用于产生多个相位相同的本振信号等。 总的来说,小数N分频锁相环合成器是一种高性能的频率合成器,具有频率稳定性高、抗噪声能力强等特点。它在电子设备和通信系统的应用非常广泛,为信号处理和调制提供了可靠的基础。

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