本文总结了23条关于CPLD/FPGA设计的经验，强调了良好的代码风格，包括信号命名规范、代码注释、模块设计等方面，旨在提升设计的可读性和标准化。
良好的代码风格是非常重要的，这在任何一门编程语言中都是相通的，当然也包括VHDL。因此，平时要注意总结、学习一些好的风格，尤其是工业标准。OS老师说的好，“谁掌握了标准，谁就站在了制高点！”。没有掌握标准，那么就要以标准要求自己，进而改进标准。
1． 对所有的信号、变量名和端口都要用小写；对所有的常量名和由用户定义的类型都要用大写。这是为了和工业界的标准保持一致的风格。
2． 使用有意义的信号名、端口名、函数名和参数名。尤其是在模块数量、函数数量很多的时候，一定要注意，一目了然，而且对于一些组合控制信号，要有相应的注释。如定义了bus_ctr:in std_logic_vector(3 downto 0)为一组总线控制信号，那就最好在其后注明依次是哪个控制信号。
3． 信号名长度不要太长。控制在20个字符以内。
4．
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