Verilog
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CrazyUncle
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动态查看日志
动态查看日志在运行大型EDA软件时候经常需要查看日志了解当前运行状态.假设日志还是在实时更新ingtail filename.txt查看日志最后十行(默认是10行)会退出查看,回到命令行tail -n 26 filename.txt效果同第一条,也会推出,这里只是通过-n 后边的数字指定显示最后多少行,这里是显示了26行(默认只显示10行)tail -f ...原创 2018-11-27 10:21:19 · 4221 阅读 · 0 评论 -
数字IC设计工程师笔试面试经典100题
数字IC设计工程师笔试面试经典100题https://blog.csdn.net/qq_41394155/article/details/89349935ASIC–模拟版图工程师https://blog.csdn.net/qq_41394155/article/details/89208062ASIC–DFT可测性设计工程师https://blog.csdn.net/qq_41...原创 2019-05-07 17:16:41 · 19164 阅读 · 1 评论 -
Verilog开发神器--VerilogMode
Verilog mode插件,提升verilog开发效率,让摸鱼变得顺理成章。原创 2023-03-05 11:58:45 · 4314 阅读 · 2 评论 -
为什么寄存器比内存快?
计算机的存储层次(memory hierarchy)之中,寄存器(register)最快,内存其次,最慢的是硬盘。 同样都是晶体管存储设备,为什么寄存器比内存快呢? 原因一:距离不同 距离不是主要因素,但是最好懂,所以放在最前面说。内存离CPU比较远,所以要耗费更长的时间读取。以3GHz的CPU为例,电流每秒钟可以振荡30亿次,每次耗时大约为0.33纳秒。光在...原创 2019-05-17 10:06:14 · 2133 阅读 · 0 评论 -
存储器Mem SeqMem
Chisel 提供了创建只读存储器和可读写存储器的机制1、只读存储器 (ROM)可以使用 Vec 类型来定义只读存储器,如示例:Vec(inits: Seq[T])Vec(elt0: T, elts: T*)或者,可以通过一个被初始化的向量来创建一个只读存储器,形式为:要么把一个元素为 Data 类型的序列作为参数,要么直接用若干个 Data 类型的元素作为参数。如:用户可以...原创 2019-05-16 21:09:21 · 1406 阅读 · 0 评论 -
单口RAM、双口RAM、FIFO
单口RAM、双口RAM、FIFO单口与双口单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行;而双口有两组数据线与地址线,读写可同时进行;FIFO读写可同时进行,可以看作是双口;简单双口RAM与真双口RAM双口RAM分伪双口RAM(Xilinx称为Simple two-dual RAM)与双口RAM(Xilinx称为true two-dual RAM),伪双口RAM,一...原创 2019-05-21 21:06:13 · 5882 阅读 · 2 评论 -
AXI总线简介、ID分析、DMA、Vivado烧录、系统集成
AXI总线简介、ID分析、DMA、Vivado烧录、系统集成AXI总线简介https://blog.csdn.net/lkiller_hust/article/details/51344819AXI学习笔记-1https://www.jianshu.com/p/13784ae40f46[求助] AXI协议中ID作用到底是什么?http://bbs.eetop.cn/threa...原创 2019-05-07 11:44:56 · 4226 阅读 · 0 评论 -
一种全新的指令集架构RISC-V
一种全新的指令集架构RISC-Vhttps://blog.csdn.net/p340589344/article/details/82290920转载 2019-05-06 21:06:41 · 1228 阅读 · 0 评论 -
控制台重定向stdout & stderr
通常,一个控制台(命令提示符)应用程序或命令的输出将发送到两个单独的流.常规的输出发送到标准出(stdout)并将错误消息发送到标准错误(stderr).当你重定向控制台输出使用">“符号,只重定向标准输出.要重定向stderr,必须指定”2> >"的重定向符号.这将选择第二个输出流stderr。$ kill -HUP 1234 >killout.txt ...原创 2019-04-30 16:17:26 · 1388 阅读 · 1 评论 -
Latch与flip-flop的区别
A latch is a binary storage device,composed of two or more gates,with feedback.A flip flop is a clocked binary storage device,that is ,a device that stores either a 0 or a 1.The value will only chan...转载 2019-04-29 11:08:35 · 2285 阅读 · 0 评论 -
verilog中的integer和reg的差别
http://www.cnblogs.com/dangxia/archive/2012/03/10/2389685.html今天看代码时遇到了integer,只知道这是个整数类型,可详细的内容却一窍不通,查看了资料—《verilog数字VLSI设计教程》。其中是这么写到的:大多数的矢量类型(reg或者net)都被默认当做无符号数。integer和real是个例外,它们被默认为当做有符号数。通常...转载 2019-04-29 11:01:30 · 6707 阅读 · 2 评论 -
verilog常用系统函数以及例子
1.打开文件integer file_id;file_id = fopen(“file_path/file_name”);2.写入文件: fmonitor,fmonitor,fmonitor,fwrite,fdisplay,fdisplay,fdisplay,fstrobe//$fmonitor只要有变化就一直记录$fmonitor(file_id, “%format_char”, pa...转载 2019-04-29 10:34:23 · 2862 阅读 · 0 评论 -
【线性代数的几何意义】向量的基本几何意义
【线性代数的几何意义】向量的基本几何意义随笔分类 - 数学Mathematicshttps://www.cnblogs.com/AndyJee/category/543588.html二、向量的基本几何意义https://www.cnblogs.com/AndyJee/p/3491458.html...原创 2019-04-03 10:07:16 · 1029 阅读 · 0 评论 -
VCS+Verdi 安装及破解过程(CentOS7)-----FPGA开发
标题VCS+Verdi 安装及破解过程(CentOS7)-----FPGA开发转:https://blog.csdn.net/qq_40829605/article/details/85345795转载 2019-04-02 19:50:10 · 4365 阅读 · 0 评论 -
边沿检测电路小结
边沿检测电路小结 所谓边沿检测(又叫沿提取),就是检测输入信号的上升沿和下降沿。在设计数字系统时,边沿检测是一种很重要的思想,实际编程时用的最多的时序电路应该就是边沿检测电路和分频电路了。 那么,边沿检测电路该如何实现呢? 我们知道,在always块的敏感信号列表中可以直接用posedge和negedge来提取上升沿和下降沿,但是如果要在always程序块的内部检测上升沿或...转载 2019-04-11 19:24:01 · 3063 阅读 · 2 评论 -
关于摩尔型状态机与米利型状态机的区别
关于摩尔型状态机与米利型状态机的区别定义: 按照输出变量依从关系的不同,时序逻辑电路又可分为米利型和摩尔型。输出与输入变量直接相关的时序逻辑电路称为米里型电路,输出与输入变量无直接关系的时序逻辑电路称为摩尔型电路。摩尔状态机:米利状态机:波形上的区别: 我想他们在波形上表现的区别更值得注意。 以一个序列检测器为例,检测到输入信号11时输出z为1,其他时候为...翻译 2019-03-26 21:23:04 · 39348 阅读 · 2 评论 -
Verilog可综合语句之task 与 function
Verilog可综合语句之task 与 functionfunction 定义(1)函数通过关键词function 和 endfunction 定义(2)不允许输出端口声明(包括输出和双向端口) ,但可以有多个输入端口(3)[range]参数指定函数返回值的类型或位宽,是一个可选项,若没有指定,默认缺省值为宽度 1 bit的寄存器数据(4)function_name为所定义函数的名称,...原创 2019-01-09 19:10:20 · 16335 阅读 · 4 评论