2019年01月_Florence_0

转载 Mark # 自动驾驶之路已走了多远？一文读懂研究现状

自动驾驶载具或将引爆人类的下一次出行方式革命，而我们目前又已经走到了哪一步？近日，巴西圣埃斯皮里图联邦大学的研究者在 arXiv上发布了一篇自动驾驶汽车研究情况总结，并简单梳理了产业界的进展。本文摘取了其中的主干部分，更详细的论述请参阅原文。论文地址：https://arxiv.org/abs/1901.04407我们调查了有关自动驾驶汽车的研究文献，重点关注的是自 DARPA 挑战赛...

2019-01-23 11:04:21 575

转载 Mark # 了解这十大技能只需60秒，却影响工程师们一辈子...

原文：https://mp.weixin.qq.com/s/f11j5oHqQ24TIyBrk1HuSQ电子工程师指从事各类电子设备和信息系统研究、教学、产品设计、科技开发、生产和管理等工作的高级工程技术人才。一般分为硬件工程师和软件工程师。硬件工程师主要负责电路分析、设计；并以电脑软件为工具进行PCB设计，待工厂PCB制作完毕并且焊接好电子元件之后进行测试、调试。软件工程师主要负责单片机、DS...

2019-01-23 10:47:58 361

转载 Mark # 面向对象与面向过程的区别

原文：https://blog.csdn.net/jerry11112/article/details/79027834前言:如果你很想搞明白面向对象是什么，面向过程是什么，或者说二者之间的区别是什么，那么就花费一点时间来研读一下这篇博客，你一定会有很大的收获的！一、面向对象与面向过程的区别面向过程就是分析出解决问题所需要的步骤，然后用函数把这些步骤一步一步实现，使用的时候一个一个依次调用...

2019-01-23 10:37:33 257

原创 FPGA series # 用于时序仿真的monitor

monitor是一种思路，时序仿真时想要看到自己写的模块内部各端口的值，以便于改错调试。而不是将自己写的模块作为一个黑盒子，只有几个外部接口，在出问题时不能及时查看数据异常的源头。简单地描述，在写monitor时，从最底层模块中assign想看到的各种端口到自定义的O_monitor中，并将其作为输出，通过调用到上层模块，比如：output [63 : 0] O_monitorassi...

2019-01-21 18:42:34 651

原创 FPGA series # 关于ChipScope的ICON核、ILA核和VIO核

刚入门接触vivado其实是陌生的，陌生之处在于不了解历史。即使是日益更新的技术也是从最初那个0和1一点点垒起来的，每当看到类似于这就是可以这么做，你不用去知道它底层怎么跑的，只要知道怎么使用就行这种话，就想到使用工具会越来越强大，虽然给我们省了很多事，但如果能知道现在的一键里包含以前那么多的过程，也是很有意思的事啊。说起来也是昨儿调试的结果还可观，今早来了再跑一遍的时候萌生了个好奇，翻书查阅了...

2019-01-18 18:17:17 3557

原创 FPGA series # 生成bit文件前注意事项

检查模块各输入输出端口，先在自己原先的工程内run simulation，确认结果一致；system_wrapper的leds的值改一下，以确认当前上板的代码为改动后的；block design的三个步骤由于vivado的一个bug，需手动将E:\0 work\vivado****\linux_ov5640.srcs\sources_1\bd\system\synth内的system.v文...

2019-01-09 19:46:59 1414

转载 FPGA series # 为什么使用 FPGA，相比 CPU、GPU、ASIC（专用芯片）有什么特点？

原标题：如何评价微软在数据中心使用 FPGA 代替传统 CPU 的做法？来源：知乎、AI科技评论作者：李博杰https://www.zhihu.com/question/24174597/answer/138717507众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和 Web 服务的规模却在指数级增长。人们使用定制硬件来加速常见的计算任务，然而日新月异的行业又要求这些定...

2019-01-09 10:21:37 1914

原创 FPGA series # block design 的 error

add module出现的error：unable to resolve module-source based on inputs无法根据输入解析模块源解决方法：这里解释一下，红色标记的部分原本是有个小黄块的，error的出现就是因为那个小黄块，此操作正是为了消除小黄块。由于前期忘记截图，所以手动补上。以后要把截图作为一个记录的小习惯，后期总结用得上。这里原来调用IP核时选择的是...

2019-01-07 16:30:11 1573 1

原创 FPGA series # 行为（Behavior）级和RTL级

RTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目标就是实现特定的功能而没有可综合的限制。行为级是RTL的上一层，行为级是最符合人类逻辑思维方式的描述角度，一般基于算法，用C/C++来描...

2019-01-02 16:46:57 1672

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