记录quartus2制作简易频率计，波形仿真一直失败

最新推荐文章于 2023-11-04 20:45:25 发布
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文章标签： 嵌入式硬件
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遇到报错ModelSim-Altera was not found. Please install ModelSim-Altera which
is included with the Quartus II installer, or use the Quartus II Sim
ulator instead by selecting"Simulation> Options> Quartus II Simul
ator"
在这里插入图片描述
在这里插入图片描述
改成第二个选项即可，记录一下。

cuicandejin
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FPGA任意波形发生器工程文件（quartus II）
06-13
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动态扫描数字频率计.zip
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quartusII13.0无法仿真出波形，窗口闪退问题
m0_63489584的博客
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先说解决办法：在安装路径中不要有中文和空格出现。 问题的详细情况：在用quartusII13.0自带的仿真器做波形仿真时，程序编译等等都没有错误，就是最后的波形仿真出不来。仿真波形时，窗口一闪而退，然后没有其他任何反应。 经验总结：1、在遇到问题查找解决办法时，一定要大量浏览出现问题的原因以及解决办法，进行分析提炼。千万不要找到一种解决办法就立马去尝试解决；2、尝试更换搜索问题的关键词，有时候方向错了，路就走错了。不要增加无畏的时间成本。 总后想说，欢迎点赞关注。加好友 Wx：HYRZGC 。本.
quartusII破解后运行仿真出现的错误及解决办法
07-25
quartusII 破解后运行仿真出现如下错误的解决办法 Error: Current license file does not support the EP1C6Q240C8 device。
quartus II波形仿真错误：Error: Waveform2.vwf.vt(30): near “,“: syntax error, unexpected ‘,‘ # ** Error 解决方法
树下等苹果的博客
12-26 1万+
一、问题 在使用quartus设计基于D触发器的4分频器时，进行波形图仿真时出现以下错误： Error: Waveform2.vwf.vt(30): near ",": syntax error, unexpected ',' # ** Error: D:/Quartus/modelsim_ase/win32aloem/vlog failed. # Executing ONERROR command at macro ./D4.do line 4 Error. 二、解决方法 在原理图设计中，我的输入
Quartus ii 波形仿真出现error occured during modelsim simulation
weixin_45963260的博客
10-28 4221
我的代码编译没有问题，一仿真就出现这个错误，而且还不是在文本框里，有没有大佬知到该如何解决？
QuartusII 波形仿真出现error，无法显示输出结果
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单纯分享一下在学习中遇到的一些问题，希望通过记录来培养自己解决问题的思维能力，如有做得不好的地方，望指正
Quartus II 波形模拟时无法打开 .vcd文件
lanxinchu的博客
05-17 903
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8位十进制数字频率计基于PLD设计.zip
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这么说把Quartus II 13.0是我目前来讲见过最恶心的软件，总是一大堆麻烦事，稍微哪里没弄好就后面全都出问题。很多人在写完Verilog代码的时候要去进行仿真测试，但是你会发现你代码什么的都没有问题但是在Quartus II 13.0里面去仿真的时候没有出结果。总之就是很莫名其妙。所以今天我们去分享一下怎么来解决这个问题。（耐心看完，可以帮助到你的，相信我）
QuartusII波形仿真出现长时间Determing the location of ...的解决方法
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08-26 476
找了半天，发现都没有人讨论这个问题的实质。好容易在百度上找到了最最最重要且正确的解答！
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06-08 1万+
QuartusII原理图编译没问题但是仿真报错，一般这是因为我们在破解时没有全部破解，上述报错可能是QuartusII自带的ModelSim没有被破解成功导致的。
quartus的简易数字频率计设计
05-29
以下是使用Quartus II软件进行数字频率计设计的简单步骤： 1. 打开Quartus II软件并创建一个新的工程。 2. 在工程中添加一个新的VHDL文件。 3. 在VHDL文件中定义一个计数器，用于计算输入信号的周期。例如： ``` entity freq_counter is port(clk_in : in std_logic; reset : in std_logic; freq_out : out integer range 0 to 999999999); end entity freq_counter; architecture behave of freq_counter is signal clk_count : integer range 0 to 999999999 := 0; begin process(clk_in, reset) begin if reset = '1' then clk_count <= 0; elsif rising_edge(clk_in) then if clk_count = 999999999 then clk_count <= 0; else clk_count <= clk_count + 1; end if; end if; end process; freq_out <= clk_count; end architecture behave; ``` 4. 在VHDL文件中添加一个组合逻辑，用于将计数器的输出转换为频率。例如： ``` entity freq_counter_top is port(clk_in : in std_logic; reset : in std_logic; freq_out : out integer range 0 to 999999999); end entity freq_counter_top; architecture behave of freq_counter_top is signal count : integer range 0 to 999999999 := 0; signal freq : integer range 0 to 999999999 := 0; begin freq_count : entity work.freq_counter port map(clk_in => clk_in, reset => reset, freq_out => count); freq <= 1000000000 / count; -- 将计数器输出转换为频率 freq_out <= freq; end architecture behave; ``` 5. 将VHDL文件编译成一个可综合的网表，并将网表下载到FPGA开发板上进行测试。 以上是一个简单的数字频率计设计，你可以根据需要进行修改和优化。
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