![](https://img-blog.csdnimg.cn/20201014180756925.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
文章平均质量分 82
MelvinDong
这个作者很懒,什么都没留下…
展开
-
Aurora核使用中tx_dst_rdy信号拉低问题
前言最近在使用Aurora核进行数据传输时遇到了如下问题:1、Aurora核输出的tx_dst_rdy信号会不定时的拉低,拉低之后不定时进行恢复。tx_dst_rdy信号拉低后,Aurora将不再接收数据。如图1所示。图1 tx_dst_rdy不定时拉低2、环境:本文所述的测试环境为数据经过位宽转换FIFO之后,输出给Aurora核。问题分析因为tx_dst_rdy信号会不定时...原创 2018-08-04 09:47:48 · 2302 阅读 · 3 评论 -
FPGA高速接口设计之SpaceWire——总线协议概述
目录一、SpaceWire总线协议概述1、物理层2、信号层2.1 低电压差分信号(LVDS)技术2.2 数据-滤波(DS)编码技术3. 字符层3.1 控制字符3.2 数据字符3.3 时间接口4 交换层4.1 概述4.2 链路初始化4.3 链路状态4.4 流量控制4.5 发送字符的优先级4.6链路错误及恢复5 数据包层6 网络层...原创 2018-07-22 23:07:49 · 11350 阅读 · 0 评论 -
Aurora核使用中tx_dst_rdy信号拉低问题(续)
前言距离上次更新Aurora核中tx_dst_rdy信号拉低问题已经有很长一段时间了,由于最近手头事情较多,一直没有更新过这一块的东西。上次说到采用“将Aurora核输出的时钟,人为进行1ns的延迟,然后用延迟之后的时钟再去进行数据的读取”这个方法解决了Aurora核仿真出现的问题,但在上板中遇到了其他的问题,现在这篇文章中进行讨论。问题提出在上次仿真正确无误之后,我将工程放入到实...原创 2018-12-06 14:16:10 · 1581 阅读 · 1 评论 -
AURORA核多通道绑定使用注意事项
正文在Aurora片间接口的调试中,一共需要用到两片FPGA,为达到速率的要求,所以Aurora需要采用主从双核,双通道绑定的工作模式,一共需要四个GTX(一个GTX 支持4Gbps的速率,一个Aurora核使用两个GTX,所以本例程中一个Aurora核最高支持8Gbps的速率)来完成片间数据的传输工作。 在工程中,主从双核的例化截图如下图所示(上图为主核,下图为从核):...原创 2018-12-06 14:25:28 · 4933 阅读 · 0 评论 -
FPGA高速接口设计之SpaceWire——发送模块
目录一、发送模块概述二、发送模块功能三、发送模块功能框图:四、流控机制一、发送模块概述 发送器使用DS编码技术对数据进行编码发送两路数据。它接收主机的N-Char并向外传输。在不要求发送时间码,FCT或者N-Char字符(数据,EOP或EEP)的时候,发送器会一直发送NULL字符来保持链路活动。若链路接口发送了一个FCT,代表了它已经准备好接收8个N-Char。...原创 2018-12-06 14:48:20 · 2171 阅读 · 0 评论 -
FPGA高速接口设计之SpaceWire——DS解码设计
目录1、DS信号采样2、DS时钟恢复方案2.1 传统的采样方案2.2 延拓的DS采样方案1、DS信号采样DS 编码机制已经说明,可以对接收 Data 和 Strobe 信号进行异或来恢复出原来的时钟信息。但是由于输入的数据有抖动,而且当 Data 信号变化的时候,异或恢复出的接收时钟也会发生变化,这会导致接收时钟在采样时出现竞争-冒险的情况, 此时利用该时钟来确定最佳的采样...原创 2019-04-11 10:13:55 · 1105 阅读 · 0 评论