简单分频原理与实现——计数器

一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率较高）进行分频。

比如在进行流水灯、数码管动态扫描设计时不能直接使用系统时钟（太快而肉眼无法识别），或者需要进行通信时，

由于通信速度不能太高（由不同的标准限定），这样就需要对系统时钟分频以得到较低频率的时钟。

分频器主要分为偶数分频、奇数分频、半整数分频和小数分频，如果在设计过程中采用参数化设计，就可以随时改变参量以得到不同的分频需要。

在对时钟要求不是很严格的FPGA系统中，分频通常都是通过计数器的循环计数来实现的。

 

偶数分频（2N）

偶数分频最为简单，很容易用模为N的计数器实现50%占空比的时钟信号，即每次计数满N（计到N-1）时输出时钟信号翻转。

奇数分频（2N+1）

使用模为2N+1的计数器，让输出时钟在X-1（X在0到2N-1之间）和2N时各翻转一次，则可得到奇数分频器，但是占空比并不是50%（应为 X/(2N+1)）。

得到占空比为50%的奇数分频器的基本思想是：将得到的上升沿触发计数的奇数分频输出信号CLK1，和得到的下降沿触发计数的相同(时钟翻转值相同)奇数分频输出信号CLK2，

最后将CLK1和CLK2相或之后输出，就可以得到占空比为50%的奇数分频器。原理图如下： </