reg [16:0] x_data;
reg [16:0] y_data;
reg [16:0] z_data;
always@(posedge sys_clk or negedge sys_rst_n)begin
if(!sys_rst_n)begin
x_data<=17'b0;
y_data<=17'b0;
z_data<=17'b0;
end
else begin
if(ACC_X_DATA[15]==1'b1)begin x_data<=-{ACC_X_DATA[15],ACC_X_DATA};end
else begin x_data<={ACC_X_DATA[15],ACC_X_DATA};end
if(ACC_Y_DATA[15]==1'b1)begin y_data<=-{ACC_Y_DATA[15],ACC_Y_DATA};end
else begin y_data<={ACC_Y_DATA[15],ACC_Y_DATA};end
if(ACC_Z_DATA[15]==1'b1)begin z_data<=-{ACC_Z_DATA[15],ACC_Z_DATA};end
else begin z_data<={ACC_Z_DATA[15],ACC_Z_DATA};end
end
end