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Verilog & VHDL
doghan11
这个作者很懒,什么都没留下…
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verilog中wire与reg类型的区别
看了几篇关于verilog中wire与reg类型的区别的博客,摘取部分精彩内容如下: 输入端口可以由net/reg驱动,但输入端口只能是net,如a = b & c,输入端口a 只能是net型,但其驱动b,c可以是net/reg型;输出端口可以使net/reg类型,输出端口只能驱动net,如a = b & c,模块的输出端口b,c可以是net/reg型,但它们驱动的a必须是net型;若输出原创 2017-04-04 17:37:49 · 682 阅读 · 0 评论 -
!与~
在编程设计中,经常遇到!与~的使用,有时候容易对这两个家伙产生混淆,总结一下。1)!是逻辑运算符,表示逻辑非。比如变量或表达式a,若a为真,则!a=0为假;若a为假,则!a=1为真。2)~是位操作符,也叫单目运算符,表示按位取反。比如二进制1,则~1=0,二进制0011,则~0011=1100。...原创 2018-04-24 10:39:41 · 780 阅读 · 0 评论