FPGA之verilog
文章平均质量分 75
小懂哥
这个作者很懒,什么都没留下…
展开
-
FPGA之verilog学习第一天(时分秒数字时钟)
module data_clock(input i_sys_clk,input i_sys_rstn,output [3:0] shi,output [5:0]fen,output [5:0] miao);//miao cnt;reg [5:0] miao_cnt;always@(posedge i_sys_clk or negedge i_sys_原创 2017-06-22 23:25:31 · 9247 阅读 · 3 评论 -
FPGA之verilog第一天学习(00011101序列产生器)
module serilize_gen(input i_sys_clk,output data_out);//产生复位;reg [3:0] rst_cnt = 4'd0;always@(posedge i_sys_clk)beginif(rst_cnt == 4'd10)beginrst_cnt endelse beginrst_cnt en原创 2017-06-22 23:49:32 · 4376 阅读 · 0 评论 -
uartlite_IP之仿真
硬件平台:Zedboard软件环境:Vivado 2015.2仿真工具:XSIM//*****************************************************************1、AXI Uartlite IP核设置 注意 AXI CLK Frequency = 110MHz 2、Testbench 在Testben转载 2017-12-16 10:37:24 · 1519 阅读 · 2 评论 -
AXI Uartlite学习(二)UART LOOP
硬件平台:Zedboard软件环境:Vivado 2015.2 参考例程:xuartlite_low_level_example.c//*****************************************************************1、UART LOOP工程介绍 本节要在PL中使用AXI Uartlite这个串口IP。这个转载 2017-12-16 10:40:11 · 13322 阅读 · 3 评论 -
microblaze之uartlite收发控制
在XPS中提供的UART IP只有Lite(精简版)可用,兼容16550模式的UART IP是要付费的。Lite模式的UART比较简单,但是使用时也带来诸多问题,比如中断只有一种模式,即收发都会触发中断并且无法区分,这个确实比较让人恼火。还好在大多数应用场合影响不大。UART的收发控制有两种方式,一种是查询方式(polled),另一种是中断方式(Interrupt)。查询方式比较简单,不断转载 2017-12-16 10:50:16 · 9747 阅读 · 7 评论