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RSS订阅原创 VIVADO 常用IP使用-ROM
interface type 选native，存储类型选单端口。3，点击OK，等待运行完成，点击Gentrate。1.打开IP Catalog 找到rom ip。4.找到.veo文件，复制例化模板。选择数据信息，数据的位宽深度。选择初始化文件，.coe文件。2.打开IP编辑界面。
2024-02-01 22:04:58
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原创 VIVADO仿真
vivado仿真可以使用vivado单独仿真，也可以利用第三方软件（常用的modelsim）进行联合仿真，一般来说，vivado自带仿真可以满足小工程的仿真，对于一些特殊应用，如如需要看模拟波形，大量的图像算法仿真还是可以用modelsim，vivado自带仿真存在许多bug，在小工程看不太出来。vivado建立完工程后，可以在source文件夹下添加仿真文件。VIVADO自带仿真用法。
2023-12-28 15:29:06
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原创 串口发送源码解析
串口作为电子世界中最简单的通信协议，再单片机，fpga，各种嵌入式系统中发挥了举足轻重的作用，串口通信的协议非常简单，最经典的就是RS232标准，但是当前大多数电脑主机因为RS232接口体积很大，逐渐的放弃了这种接口，为了能实现串口通信，常常在开发板上用芯片进行转接，构成USB转TTL电路，作为一个串口使用。例如，工作时钟是50M，波特率是9600，则上述选择应该是0（50M/9600≈5207）//模块全局时钟输入，50M。当bps_cnt==2~9时，发送需要发送的数据，低位先发送。
2023-12-21 22:17:06
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原创 sHT30的verilog驱动实现
最后乘以1000的目的是将0~1范围的湿度值转换为0~1000范围的湿度值，便于FPGA处理，这样在后面数据处理比较简单，可以在显示部分合适的位置（十位和个位之间）加上小数点，就可以变成常见的形式，上面的处理方法可以避免FPGA做大位宽的除法，因为除以2^32可以直接使用截位来实现，即将最后的结果右移32bit。等待本次iic命令传输完后，再次进入延时，等待传感器进行一次的测量工作，上面波形是延迟500ms，理论上这个值可以减少，但是本设计对采集速度并没有太高要求，因此直接采用500ms。
2023-12-17 02:38:26
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原创 IIC命令级传输的VERILOG实现
所谓命令级传输实现，是指在进行iic协议通信时，往往不是只进行单个字节进行传输，字节传输的上层就是命令集，就是给字节传输模块分配每次传输的字节。在写寄存器状态，利用一个周期分配本次数据传输的字节，同时设置一个计数器，传输完每个字节，计数器加一，然后根据计数值的值，分配为数据，并且生成对应的操作指令。比如读3个数据，当cnt=0是，cnt会被置成4，这样等待读到6时，正好经历了4，5，6.在cnt=6生成不应答和停止位的同时实际上只读了3字节数据。wrdata, //要写入的数据，当前代码最多支持8字节。
2023-12-17 01:18:53
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原创 IIC驱动的VERILOG实现
设计采用状态机实现，因为IIC通信的速率比较低，所以要有一个计数器进行分频，这里采用的分频系数是localparam SCL_CNT_M = SYS_CLOCK/SCL_CLOCK/4 - 1;首先是单字节传输时序的实现，我们在传输一个字节是，会有多种情况，可能会有起始位，停止位，应答位等，我采用的就是根据模块接口，传输进来本次要传输的字节，以及需要实现的控制命令，对应的模块是i2c_bit_shift.v。在数据写入时，利用一个计数器，记录32的值，在每一个时刻进行相应操作，最终输出去要的值。
2023-12-17 00:37:40
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原创 VIVADO开发流程
双击 Vivado图标即可启动 Vivado 软件。软件版本按自己习惯来注意:低版本VIVADO建立的工程可以用相同版本或者更高版本的VIVADO打开（VIVADO高版本打开时有IP的需要），无法用低版本VIVADO打开。
2023-12-12 00:29:15
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原创 基于AX301和DS1302的万年历设计
本设计使用fpga与ds1302进行通信，实现万年历的功能，实现了ds1302数据的读取，修改，数码管的动态显示，按键的检测与消抖等功能
2023-10-15 16:05:47
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原创 VGA时序标准
随着显示技术的发展，出现了 液晶 显示器，液晶显示器的成像原理与 CRT 不同，液晶显示器是通过 对液晶像素 点单元施加 电压 与否，来实现 液晶 单元的透明 程度 ，并添加三色滤光片 、分别 使 R 、 G 、 B 这 3 中 光线 透过 滤光片，最后 通过 3 个 像素点合成一个彩色像素点 从而实现彩色显示。阴极射线枪发出电子束打在涂有荧光粉的荧光屏上，产生 RGB 三基色，合成一个彩色像素，扫描从屏幕的左上方开始，从左到右，从上到下进行扫描，每扫完一行，电子束都回到屏幕的左边下一行 的 起始位置。
2023-07-21 17:14:27
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原创 fpga基于AX301的时钟秒表设计
使设计的多功能计时器包括数字钟和电子秒表的功能。数字钟电路部分具有时、分、秒显示功能，以24小时循环计时；具有调节小时、分钟功能。电子秒表部分计时部分具有清零、启动计时、暂停计时功能，板子是黑金的AX301。
2023-07-21 17:07:42
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原创 Quarus 2 13.0 rom IP的使用
之后会生成一个像表格的文件，让你去填入数据，在表格的第一列或者第一行右键，可以选择地址或者数据的格式，2，8，10，16进制可选。1.首先生成rom的初始化mif文件，Files-New-Memory INitialization File。点击Finish，弹出对话框，询问是否将ip加入工程，点击Yes。打开生成的inst文件，如下所示（编辑器打开）可以将上面代码复制到你的设计中，就可以使用了。生成的EDA 库文件，这里直接下一步。生成mif文件还可以直接使用脚本生成。2.生成rom的ip核文件。
2023-04-30 23:18:28
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原创 QUARTUS联合modelsim仿真（quartus13.0）
PS:看自己情况设置，使用独立Modelsim仿真时设置ModelSim处的值为ModelSim安装路径下的win64（或者32）路径，使用独立Modelsim-Altera仿真时，设置Modelsim-Altera处的值为Modelsim-Altera路径（一般在quartus安装路径->modelsim_ase->win32aloem）.以上设置一个即可。联合仿真时软件打开modelsim时会自动开启仿真，可以点击stop停止仿真。点击1处清除仿真数据，2处重新开始仿真即可。2.设置仿真软件测试激励。
2023-04-29 00:32:01
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原创 quartus保姆级教学
quartus是altera（intel前身）公司的FPGA开发设计软件，自我感觉版本越低编译速度更快（可能是老版本没有集成那么多功能，体量小），版本过老也会有操作界面大相径庭的情况，因此选用13.0说明。3.quartus联合modelsim进行仿真。4.quartus小白怎样打开已有工程。6.quartus 简单ip的使用。2.quartus基本使用操作。5.quartus 常见错误。1.quartus新建工程。quartus保姆级教学。点击想要看的部分直接进。
2023-04-29 00:26:14
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原创 QUARTUS 2 基本操作使用（quartus13.0）
绑定引脚：fpga大部分引脚都是GPIO，因此给他编辑代码后（赋予他功能），就需要绑定引脚，确定每个引脚功能。然后进行引脚绑定，选择Assignments-Pin Planner（也可以点击上面说的地方）综合： 是quartus检查verilog等的设计文件，把他综合成我们需要的功能块。下面介绍一下我的使用习惯，（有些操作不一定只可以点击一个地方实现，按自己习惯来）接下来就是布局布线了，点击上面提到的按钮就可以，（有红色错误要改呦）太好了，讲了这么多终于迎来激动人心的时刻，下板验证，点击下载按钮。
2023-04-29 00:18:45
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原创 quartus 2新建工程（基于quartus 13.0）
1.首先建立一个文件夹，用来存放工程的一些配置文件，（新建文件夹应该不用截图了吧，注意一定不可以用中文路径就可以）选择左上角File->New Project Wizard。2.quartus新建工程，打开就长这样，引导关掉就行。新建工程完毕后是这个样子。
2023-04-29 00:14:49
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原创 QUARTUS常见错误
每颗FPGA都有nCE和nCEO两根pin，在多颗FPGA的系统中，第一颗FPGA的nCE接GND，而第一颗FPGA的nCEO将接到下一颗FPGA的nCE，如此这样继续接下去，而在最后一颗FPGA时，可以将nCEO floating或者当成普通I/O pin使用。nCEO这是一个可复用的引脚，在单个设置进行配置时你可以用软件当其改为用户I/O引脚，也可以改成输入三态，这个引脚的主要作用就是在多个设备中作下一个设备的nCE引脚，而nCE主要是作为设备的片选信号，低电平有效。
2023-04-25 22:08:00
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原创 MOSELSIM基本使用方法
首先要添加我们想要看的波形信号，点击我们想看的模块，右键点击add wave（也可以在点击后使用快捷键Ctrl+W）2.点击开始仿真按钮（编译完文件后，看一下下面的日志区有没有报错，有报错的话仿真不了的）点击一直仿真按钮就可以看到波形，仿真一定时间就可以停止，（第一次会跑到代码STOP那里）全选文件，快捷键Ctrl+G可以让信号进行分组，可以点击最最下角的按钮简化信号名称。5.弹出对话框，可以选择新建文件，加入存在的文件，创建仿真 创建新文件。点击时间轴移动的箭头，点击波形，就会有一个黄色的时间轴跟着动，
2023-04-14 22:24:51
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原创 FPGA开发工具资料贴
链接：https://pan.baidu.com/s/1kHfYJXtSX4K4lbXFbDvYEA。链接：https://pan.baidu.com/s/1wU_qbk7OlZyjy_Cmxwq68g。quartus2 13.1下载链接。
2023-04-14 13:54:51
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基于AX301开发板与DS1302的万年历设计
2023-10-15
office 工具库针对PDF格式的文件进行处理
2023-05-04
基于fpga的抢答器的设计实现
2023-04-29
notepad-代码编辑器
2023-04-28
空空如也
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