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EdwardLee0
这个作者很懒,什么都没留下…
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Verilog实现占空比50%任意分频
Verilog实现占空比50%任意分频代码 代码 module div( input clk, input [2:0] div_num, input rst_n, output outclk ); reg [2:0] cnt1,cnt2; reg out1,out2,out3; //odd always @(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) cnt1 <= 0; else if(cnt1 == div_num-1) cnt1原创 2020-09-06 16:53:15 · 2697 阅读 · 0 评论 -
Verilog HDL语言实现乘法器(Wallace)
Verilog语言实现乘法器(Wallace)核心思想代码Testbench仿真结果 核心思想 乘法主要由加法和移位构成,通过进位保留实现进位的传递。 代码 假设输入为4bit的两个数据 a, b: module Mul_4(a,b,out ); input [3:0] a,b; output [7:0] out; wire [7:0] P1,P2,P3,P4,S1,S2,C1,C2; assign P1 = b[0]?a:4'b0;原创 2020-05-28 09:08:28 · 2698 阅读 · 1 评论 -
Verilog语言实现可重叠序列检测器(10010)(Mealy型和Moore型)
1.Mealy型 输出不仅与当前状态有关,还和输入有关 1.1 代码(三段式) module check_10010( clk, rst_n, din, dout );//Mealy input clk, rst_n, din; output reg dout; reg dout_temp; reg [2:0] current_state, next_state; parameter S0 = 3'b000, S1 = 3'b001, S2 =原创 2020-05-25 20:40:17 · 2269 阅读 · 1 评论