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原创 斐讯K2路由器，版本号V22.6.507.43(最新)刷华硕固件简明教程（附所有工具包）
本人18年2月京东撸到斐讯K2，一直没时间进行刷机，将就用到现在，版本号为V22.6.507.43。通过网上逛各大论坛终于成功刷机，现分享一波经验，其实非常简单，几步就可搞定（^6^我们不生产水，我们只是大自然的搬运工^6^）第一步：降级 首先将路由器LNA口与电脑相连，四个LNA口随便哪个都可以，WAN口连不连外网都OK...
2018-07-07 13:36:16
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原创 Verilog实现占空比50%任意分频
Verilog实现占空比50%任意分频代码代码module div(input clk,input [2:0] div_num,input rst_n,output outclk);reg [2:0] cnt1,cnt2;reg out1,out2,out3;//oddalways @(posedge clk or negedge rst_n)beginif(rst_n == 1'b0)cnt1 <= 0;else if(cnt1 == div_num-1)cnt1
2020-09-06 16:53:15
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原创 Verilog HDL语言实现乘法器（Wallace）
Verilog语言实现乘法器（Wallace）核心思想代码Testbench仿真结果核心思想乘法主要由加法和移位构成，通过进位保留实现进位的传递。代码假设输入为4bit的两个数据 a, b：module Mul_4(a,b,out ); input [3:0] a,b; output [7:0] out; wire [7:0] P1,P2,P3,P4,S1,S2,C1,C2; assign P1 = b[0]?a:4'b0;
2020-05-28 09:08:28
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原创 Verilog语言实现可重叠序列检测器（10010）（Mealy型和Moore型）
1.Mealy型输出不仅与当前状态有关，还和输入有关1.1 代码(三段式)module check_10010( clk, rst_n, din, dout );//Mealy input clk, rst_n, din; output reg dout; reg dout_temp; reg [2:0] current_state, next_state; parameter S0 = 3'b000, S1 = 3'b001, S2 =
2020-05-25 20:40:17
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空空如也
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