Elford的博客

1、实验内容本实验采用层次化的方法进行设计，在顶层电路中直接调用实验7、实验4中完成的计数器元件符号和译码器元件符号作为底层电路元件使用，图3.14是该节拍发生器的顶层电路原理图。2、实验原理图①8节拍发生器：引脚分配图：②4节拍发生器：...

1、实验内容本实验要求设计一个异步模8加1计数器，其中CLK为计数脉冲输入，CLR为复位输入，q2-q0为计数器的输出。图3.13为异步模8加1计数器的原理图。在实现了异步模8加1计数器后，使用该元器件再实现模6加1计数器。2、实验原理图①异步模8加1计数器②异步模6加1计数器其中封装的元器件是①中的异步模8加1计数器。...

1、实验内容①采用D触发器实现同步模4可逆计数器在掌握同步时序逻辑电路设计方法的基础上，要求采用D触发器、二输入与非门、三输入与非门和异或门设计一个可逆模4计数器，其框图如图3.11所示，其中CP为计数脉冲输入端，CON为可逆计数器的控制端（CON=1进行加计数，CON=0进行减计数），Q2Q1位计数输出端，Z为进位端。同步模4可逆计数器原理图如图3.12所示。②采用JK触发器实现同步模4可逆计数器实验原理如教材所示：2、实验原理图①用D触发器实现：引脚分配图：②用JK触发器实现：

1、实验内容本实验要求采用D触发器设计一个8位的寄存器，其中d7—d0、q7—q0分别为寄存器的输入和输出，cp为寄存器的时钟脉冲。图3.9为8位寄存器的框图。图3.10电路为8位寄存器的电路原理图。2、实验原理图实验电路图：①八位寄存器：引脚分配图：②串行输入并行输出双向移位寄存器：此移位器为串行输入，并行输出；lab05_4中，K0高电平表示输入1，低电平表示输入0，按一次（从0~ 1再从1~ 0）K1打入一个时钟脉冲，表示输入一个数；K2为控制左移/右移，低电平为左移，高

1、实验内容本实验要求完成一个3线－8线译码器的设计。其中i2-i0为译码器输入端，y7-y0为译码器输出端。图3.7为三线―八线译码器的框图，图8给出了三线―八线译码器的原理图。图3.7 3线―8线译码器框图:2、实验原理图①3-8译码器：②4-16译码器：引脚分配图：键K4是使能端，键K3~ K0控制4位二进制数的读入，小灯LR15~LR0控制译码结果的显示。如果要使用3-8译码器，则只需使用键K1和K0即可。该译码器为4-16译码器，设计思路是根据输入输出的真值表来连线，逻辑比

1、实验目的（1）学习组合电路的设计方法；（2）了解余三码的构成和十进制数加法器的构成和工作原理；（3）熟悉EDA工具软件的使用方法。2、实验设备及器件（1）操作系统为WINDOWS XP的计算机一台；（2）数字逻辑与计算机组成原理实验系统一台；（3）4位二进制并行加法器74283和六非门7404。3、实验内容及说明本实验要求在掌握四位并行加法器74283使用方法和理解余3码运算法则的基础上，利用4位二进制并行加法器74283和六非门7404设计一个用余三码编码的1位十进制数加法器，并通过

实验内容：本实验要求利用两输入与非门和异或门设计一个1位二进制全加器，其中a为被加数、b为加数，ci为低位来的进位，s为本位和，co为向高位的进位，图3.4为1位二进制全加器的框图，原理图如图3.5所示。同时，要求使用并行进位实现四位加法器，并使用两组这样的加法器串行构成一个八位加法器。并行加法器的原理：全加器真值表：Si的卡诺图：经过化简：Ci的卡诺图：经过化简：于是：令进位生成项，进位传递条件，则：实验原理图：①一位全加器：其中，输入a、b绑定在键K0、K1上，ci

本实验要求设计一个从三路输入中选择一路作为输出的三选一的数据选择器，其中每路输入和输出都为四位数据。如下图所示为三选一数据选择器的框图，图中：A=a3a2a1a0，B=b3b2b1b0，C=c3c2c1c0，为三路四位数据输入端，Y=y3y2y1y0为一路四位数据输出端，CY、BY、AY为数据选择器的选择输入端：实验图：引脚分配图：其中，a0 ~ a3绑定在键K0 ~ K3，b0 ~ b3绑定在K4 ~ K7，c0 ~ c3绑定在K8 ~ K11，K12表示选中a0 ~ a3，K13表示选中b0