【2021山东大学数字逻辑实验3】 十进制数加法器

1、实验目的
（1）学习组合电路的设计方法；
（2）了解余三码的构成和十进制数加法器的构成和工作原理；
（3）熟悉EDA工具软件的使用方法。
2、实验设备及器件
（1）操作系统为WINDOWS XP的计算机一台；
（2）数字逻辑与计算机组成原理实验系统一台；
（3）4位二进制并行加法器74283和六非门7404。
3、实验内容及说明
本实验要求在掌握四位并行加法器74283使用方法和理解余3码运算法则的基础上，利用4位二进制并行加法器74283和六非门7404设计一个用余三码编码的1位十进制数加法器，并通过发光二极管显示加法结果。余三码编码的1位十进制数加法器原理图如图3.6所示，其中A4-A1和B4-B1为两个余三码编码表示的加数，CIN为低位来的进位，SUM4-SUM1为余三码编码表示的和数，COUT为向高位的进位。
4、实验步骤
（1）原理图输入：根据图3.6电路，采用图形输入法在计算机上完成实验电路的原理图输入。
（2）管脚定义：根据图3.1硬件实验平台资源示意图和附录一 平台资源和FPGA引脚连接表完成原理图中输入、输出管脚的定义。
（3）原理图编译、适配和下载：在QuartusⅡ环境中选择EP2C8Q208C8器件，进行原理图的编译和适配，无误后完成下载。
（4）加法器的调试： 根据余三码的运算规则，使用输入开关在余三码编码的1位十进制数加法器的输入端赋值，观察输出和数SUM及向高位进位COUT的值是否正确。


①一位十进制加法余三码：（电路图）

管教绑定图：

其中，A1~ A3绑定在键K0~ K3上，B1~ B3绑定在键K4~ K7上，进位CIN绑定在K8，CIN_2绑定在K9（默认K9为低电平）。
②二位十进制加法余三码：（电路图）

管脚绑定图：

其中，键A1~ A8绑定在键K0~ K7上，B1~ B8绑定在K8~ K15上，输出为小灯R0~ R7。
③利用4位二进制并行加法器74283和相应门电路设计一个用8421BCD码的1位十进制数加法器。
设计思路：设a、b是两个一位十进制数，a+b一共有0~18一共19种可能的值，由于8421BCD码的显示特性，由真值表可知：

当a+b<9时，显示二进制数，当a+b>9时需要+6才能正常显示，电路图如下：

简要分析，当s4s3s2s1>9时，需要在原来的基础上+6再显示，也就是再通过第二个74283，当然第二个74283只需要根据输入是否>9来判断是否+0110就可以了，把c0、A1、A4都接地。
引脚分配图：

输入为键K7~ K0，输出为小灯LDR4~ LDR0.
④实验电路图：

本图只是简单地把之前的连线结果封装再扩展，比较简单。
引脚分配图：

键K7~ K0控制数据A的读入，键15~ K8控制B的读入，小灯LDR8~LDR0显示输出。