FPGA中的wire与reg

wire指的是直接运行，没有等待周期，跟导线一样
reg指的是等待触发信号，比如上升沿下降沿触发等，是有条件的
reg [6:0] in，代表定义一个7位长度的变量in，[6:0]是位宽，通常使用降序描述，所以前6后0

对于reg
如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；
如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；
如果这个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。