gtatcs-CSDN博客

转载异步FIFO的FPGA实现

转自：http://www.cnblogs.com/BitArt/archive/2013/04/10/3010073.html本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》，同时加上一些自己的一些理解，有兴趣的朋友可以阅读原文。一、

2013-05-26 15:15:58 1635

转载 FPGA产生基于LFSR的伪随机数

转自：http://www.cnblogs.com/BitArt/archive/2012/12/22/2827005.html1.概念　　通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已足够了。这里的“伪”

2013-05-26 15:13:12 2035

转载基于FPGA的CRC校验码生成器

转自：http://www.cnblogs.com/BitArt/archive/2012/12/26/2833100.html1.概述　　CRC即Cyclic Redundancy Check，循环冗余校验，是一种数字通信中的常用信道编码技术。其特征是信息段和校验字段的长度可以任意选定。2.CRC校验的基本原理：　　CRC码是由两部分组成的，前部分是信息码，就

2013-05-26 15:11:33 1678 1

转载 Synplify 使用过程中最常用的选项及命令的介绍

转自：http://forum.eepw.com.cn/thread/208282/1Synplify 使用过程中最常用的选项及命令的介绍。一、状态机相关FSM Compiler OptionFSM Compiler是一个全局选项。勾选此选项之后Synplify Pro会自动检测代码中的状态机，根据状态数量的不同选择不同的编码方式。状态数量在0~4之间采用顺序编码(Sequent

2013-05-25 16:29:43 4415

原创 always@*的含义以及优点

Verilog-2001 added the much-heralded @* combinational sensitivity list token. Although thecombinational sensitivy list could be written using any of the following styles:always @*always @(*)al

2013-05-24 19:40:31 7539

转载 System Verilog的概念以及与verilog的对比

以下内容源自网络。SystemVerilog语言简介 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Ac

2013-05-24 16:11:12 57787 1

转载数字电路中关键路径的选取

转自：http://blog.csdn.net/xiangyuqxq/article/details/7267543所谓关键路径就是，在电路中频繁调用，而且延迟过长，或者产生意外的几率比较大的线路。怎样提取关键路径：1：组合电路中的关键路径提取：　　q=a&b&c|d&e&b;　　因为b的传输要两级，　　可以简单的提取b作为一级的：　　q=(a&c|d&e)&b；2

2013-05-24 11:38:47 1944

转载 always和always@(*)

1.always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行，比如testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成 always #20 CLK_50Mhz = ～CLK_50Mh

2013-05-23 22:17:38 1801

转载 2013年，各大IT公司待遇—公司更多，数据更加真实（最终版）

转自西电论坛今年暑假备用 1：本人西电通院2013届毕业硕士，根据今年找工作的情况以及身边同学的汇总，总结各大公司的待遇如下，吐血奉献给各位学弟学妹，公司比较全，你想去的公司不在这里面，基本上是无名小公司了；但无名小公司有时也很给力。以下绝对是各大公司2013届校招的数据，少数几个是2012 2011的数据，都已经特别注明，数据真实重要性高于一切！！！2013年以前的数据来源：西电好

2013-05-22 18:22:33 2556

转载 XST中View RTL Schematic和View Technology Schematic区别

转自：http://woodensouth.blog.hexun.com/55622651_d.htmlXST中View RTL Schematic和View Technology Schematic区别 View Technology Schematic 更接近综合后在芯片中要形成的实际电路和资源使用情况。RTL Schematic仅仅是语法分析得的结果，Techn

2013-05-22 11:26:29 2813

转载 verilog中defparam的用法

转自：http://yj62827856.blog.163.com/blog/static/1770911742011919101252687/有机会看下defparam的语法了：如下：当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：　　1)defparam 重定义参数　　语法：de

2013-05-19 09:48:05 8270

转载 OC、OD、线或线与逻辑

转自：http://blog.csdn.net/yicao821/article/details/6781542一.什么是OC、OD集电极开路门(集电极开路 OC或源极开路OD)open-drain是漏极开路输出的意思，相当于集电极开路(open-collector)输出，即ttl中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。open-drain是

2013-05-17 14:04:40 2794

转载基于FPGA的跨时钟域信号处理——同步设计的重要

转自：http://www.chinaaet.com/article/index.aspx?id=182477关键词:FPGA跨时钟域信号异步时钟上次提出了一个处于异步时钟域的MCU与FPGA直接通信的实现方式，其实在这之前，特权同学想列举一个异步时钟域中出现的很典型的问题。也就是要用一个反例来说明没有足够重视异步通信会给整个设计带来什么样的危害。特权同学要举的这个反例是真

2013-05-16 20:03:08 1755

转载亚稳态

对setup time 以及hold on time，以及亚稳态的时序有详细的介绍。转自：http://blog.163.com/sunhuifxd@126/blog/static/5585944320101119103529673/1，简介这篇文章是我对电子设计中，亚稳态问题的一种分析和总结。文章通过对数字电路中器件的工作机制的介绍，引出亚稳态问题的发生机制。并通过对亚稳态问

2013-05-16 17:14:27 1409

转载 FPGA设计中的跨时钟域问题

转自：http://blog.163.com/sunhuifxd@126/blog/static/55859443201010131042581跨时钟域问题在一个FPGA设计中可能会用到多个时钟，每个时钟在FPGA内部形成一个时钟域，如果在一个时钟域中产生的信号需要在另一个时钟域中使用，那么需要特别小心！到另一个时钟域的信号假设一个在时钟域CLKA产生的信号需要在时

2013-05-16 16:52:11 1001

原创 FPGA同步复位，异步复位以及异步复位同步释放实例分析

参考了网上很多关于复位的介绍，很乱，也有错误，下面是自己的一些整理，有误之处，还望大家不吝指出。同步复位，异步复位以及异步复位同步释放实例分析1.1 同步复位1.1.1 同步复位介绍同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。1.1.2 同步复位优点Ø 同步复位的优点大概有3条：1)

2013-05-15 19:25:12 1750 1

转载异步复位和同步释放电路的详细解释

首先给出复位信号亚稳态的原因：复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。下面是具体解释：在带有复位端的D触发器中，当reset信号“复位”有效时，它可以直接驱动最后一级的与非门，令Q端“异步”置位为“1”or“0”。这就是异步复位。当这个复位信号release时，Q的输出由前一级的内部输出决定。然而

2013-05-15 16:49:55 2454

转载行为级和RTL级的区别

转自：http://hi.baidu.com/renmeman/item/5bd83496e3fc816bf14215dbRTL级，register transfer level，指的是用寄存器这一级别的描述方式来描述电路的数据流方式；而Behavior级指的是仅仅描述电路的功能而可以采用任何verilog语法的描述方式。鉴于这个区别，RTL级描述的目标就是可综合，而行为级描述的目

2013-05-14 22:29:22 3430

原创学习verilog的经典好教材与资料

夏宇闻系列的：Verilong HDL入门(第3版) 巴斯克 (BHASKER J.)、夏宇闻、甘伟北京航空航天大学出版社 (2008-09出版)Verilog数字系统设计教程(第2版) 夏宇间北京航空航天大学出版社 (2008-06出版)Verilog HDL数字设计与综合(第2版) Samir Palnitkar（帕尔尼卡）、夏宇闻、胡燕祥、刁岚松电子工业出版社 (2009-0

2013-05-14 17:10:41 14895

转载基于FPGA的跨时钟域信号处理——借助存储器

转自：http://group.ednchina.com/GROUP_MES_14596_1375_28854.HTM?jumpto=view_welcomead_1368518315870 为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了

2013-05-14 16:32:29 986

转载 FPGA中亚稳态——让你无处可逃

转自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳

2013-05-14 16:24:32 1480

转载基于FPGA的跨时钟域信号处理——专用握手信号

转自：http://bbs.ednchina.com/BLOG_ARTICLE_253787.HTM在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。图1是一个跨时钟域的异步通信实例，发送域和接收域的时钟分别是c

2013-05-14 15:52:13 1449

转载异步FIFO 忙闲标志

转自：http://blog.sina.com.cn/s/blog_62a586980100w0zn.html使用Verilog HDL实现异步FIFO设计与实现 FIFO 读写时序在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这些域中的动作是不相关的，从而消除了

2013-05-14 10:02:12 1315

转载扇入和扇出

扇出（fan-out）是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。大多数的TTL逻辑门能够为10个其他数字门或驱动器提供信号。所以，一个典型的TTL逻辑门有10个扇出信号。在一些数字系统中，必须有一个单一的TTL逻辑门来驱动10个以上的其他门或驱动器。这种情况下，被称为缓冲器的驱动器可以用在TTL逻辑门与它必须驱动的多重驱动器之间。这种类型的缓冲器有25至30个

2013-05-13 19:36:45 10524

转载 verilog 网表的含义

百度百科：http://baike.baidu.com/view/1444566.htm在电子设计自动化中，网表（英语：netlist），或称连线表，是指用基础的逻辑门来描述数字电路连接情况的描述方式。由于逻辑门阵列有着连线表一样的排列外观，因此称之为“网表”。网表通常传递了电路连接方面的信息，例如模块的实例、线网以及相关属性。如果需要包含更多的硬件信息，通常会使用硬件描述语言，例如Veril

2013-05-13 19:25:38 3788

转载 DAT模块简介

转自：http://blog.sina.com.cn/s/blog_48fc29af0100ncdu.htmlDAT模块函数在DM642的EDMA操作中用于搬运数据。DAT_busy()函数用于检测EDMA数据传输过程是否已经结束，定义如下：Uint32 DAT_busy(Uint32 ID);DAT_busy()函数如果返回一个非零值，则表明数据传输过程（DAT_copy()

2013-05-12 16:00:49 1995

转载 C6455 CSL详解

转自：http://www.61ic.com/Article/C6000/C64X/201303/47507.html1 ABSTRACT2 在CCS中添加CSL的头文件和库文件3 以EMIFA为例分析CSL的架构3.1 CSL中EMFIA的example3.1.1 初始化并打开EMFIA3.1.2 配置EMIFA的硬件ABSTRACT开发C6455

2013-05-11 21:06:28 13594

转载 CCS初学调试问题

转自：http://blog.csdn.net/adrianfeng/article/details/56781161.DSP/BIOS应用程序调试（2009.10.20）在CCS2.0 的emulator写dsp/bios 的程序，编译链接无错误，而点击LOAD Program下载xxx.out完成时弹出如下对话框：RTDX target application does n

2013-05-11 17:08:48 10207

转载 CCS软件使用小知识点（一）——行号的显示

转自：http://blog.sina.com.cn/s/blog_a43aa274010179t7.html行号的显示这只是一个知道不知道的问题，还是记录下来，以免自己忘记了还要到处查找 Option -> Editor ->View Setups,之后就不用说了，勾选Line Number。其实不显示行号也没有关系，

2013-05-10 22:20:22 2345

转载 CCS GEL文件分析（转）

转自：http://zhujlhome.blog.163.com/blog/static/20562109220125110460667/GEL表示的是Genenal Extension Language通用扩展语言，可以配置CCS的工作环境和初始化CPU，总之就是初始化目标板。在开始学习DSP时，有时会遇到这样的错误：Data verification fail

2013-05-09 11:26:05 1766

转载 c64x+ DSP/BIOS硬件中断的配置

转自：http://blog.csdn.net/zzsfqiuyigui/article/details/694302664+的中断系统和以往的不同，中断是基于事件的。整个硬件CPU接收15个中断，实际用户可用12个可屏蔽中断，但系统可以支持最多128个中断源。64+将中断源视为事件"Event"，128个事件可以分别通过配置连接到12个可屏蔽中断。而128个事件每连续32个可以合并到

2013-05-09 08:55:07 1554

转载 CCS Simultator模拟外部中断

转自：http://blog.csdn.net/zzsfqiuyigui/article/details/6944509CCS由于有软件仿真器功能，使得很多算法性的东西都可以在没有实际硬件的条件下进行验证，这大大缩小个人的开发成本；其实软件仿真器还可以模拟外部硬件的功能，这样使得我们在软件仿真器下能最大程序逼近实际项目，以下是软件仿真器所具有的功能：1.在主机上执行用户开发的DSP程序

2013-05-09 08:53:50 1229

转载 DSP模块之：EDMA

转自：http://datou97.blog.51cto.com/2989061/731810EDMA：增强型直接内存存取（EDMA），Enhanced Direct Memory Access，是数字信号处理器(DSP)中用于快速数据交换的重要技术，具有独立于CPU的后台批量数据传输的能力，能够满足实时图像处理中高速数据传输的要求。 EDMA术语：单

2013-05-08 14:54:24 1898

转载 C6000系列之C6455 DSP的EMIFA接口

转自：http://blog.csdn.net/ruby97/article/details/7539151DSP6455的EMIFA模块之前介绍了DSP6455的GPIO和中断部分。今天，继续介绍EMIFA模块。关于C6000系列的GPIO，请参考：C6000系列DSP的GPIO模块关于C6000系列的中断系统，请参考：C6000系列D

2013-05-08 10:27:05 2132

转载 C6000系列之C6455DSP的GPIO模块

转自：http://blog.csdn.net/ruby97/article/category/1134380C6000系列DSP的GPIO模块最近一直在做DSP与FPGA之间的视频传输工作，使用的通信方式是EDMA，为了系统的介绍通过EDMA方式在DSP与FPGA之间实现数据传输。首先介绍一下DSP-C6455中的GPIO与中断系统

2013-05-08 10:24:12 2700

转载 C6000系列之C6455DSP的中断系统

转自：http://blog.csdn.net/ruby97/article/details/7538125C6000系列DSP的中断系统上一篇介绍了C6455的GPIO系统，最后把GPIO4配置成了中断/事件模式，本文将介绍C6455的中断系统，介绍完基本概念后，给出把GPIO4映射到INT4的代码。完成了GPIO和中断的配置，我们就可以开始着手DSP

2013-05-08 10:20:37 2040

原创复数矩阵乘法C语言实现

下面代码参考TI的实现：/* NAME *//* DSPF_dp_mat_mul_cplx -- Complex matrix multiplication *//*

2013-05-05 16:25:09 4188

转载矩阵乘法C语言实现

转自：http://nickandmiles.blog.163.com/blog/static/234221232011428114811156//*矩阵乘法C语言实现Slyar 2009.3.20*/ #include #include /* 给 int 类型定义别名 datatype */typedef in

2013-05-04 19:54:44 1609

转载 C语言中fscanf函数读取double型浮点数的问题

转自：http://blog.csdn.net/lutx/article/details/5072043作者联系方式：Lutx (80437#zj.com) 在C语言里面, 将一个浮点数输出到文件中, 可以使用符号%f, 如 double a = 0.0;fprintf(fp, "a = %f", a);而如果要从文件中读取一个double类型的浮点数, 就不能用%

2013-05-04 16:26:51 2911 1

转载 C语言文件操作与例子

转自：http://blog.csdn.net/zeng622peng/article/details/5640615C语言中文件操作文件的基本概念　　所谓“文件”是指一组相关数据的有序集合。这个数据集有一个名称，叫做文件名。实际上在前面的各章中我们已经多次使用了文件，例如源程序文件、目标文件、可执行文件、库文件 (头文件)等。文件通常是驻留在外部介质(如

2013-05-04 08:40:59 1058

FPGA-同步、异步复位-异步复位同步释放-实例分析

空空如也