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RSS订阅原创 计数器，ROM和DDS
一．新代码：1.带计数增量输入的计数器：module cnt_incr( CLK , // clock INCR , // counterincrease value CNTVAL); //counter valueinput CLK;input [7-1:0] INCR;（增量由拨码开关决定，emmmmmm… …有点儿像循环步长）output [7-1:0] CNTVAL; ...
2018-05-20 20:33:15
672
原创 多周期移位寄存器
示例阶段：一．代码：串入并出移位寄存器：module shift_reg_SIPO( RST , // 异步复位，高有效 CLK , // 时钟，上升沿有效 EN , // 输入数据串行移位使能 IN , // 输入串行数据 OUT ); // 并行输出数据parameter SHLEN = 6;input RST, CLK, EN;input IN;ou...
2018-05-20 20:23:02
617
原创 时间基准电路和带使能的多周期计数器
一.示例部分（1）重点代码：1.时间基准模块modulecnt_sync( CLK , // clock CNTVAL, // counter value OV ); // overflowinput CLK;output [32-1:0] CNTVAL;output OV;parameter MAX_VAL = 25_000_000;reg [32-1:0] CNTVAL;r...
2018-05-13 18:42:46
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原创 用Quartus仿真计数器模块：
一：部分主体操作步骤：（省略顶层BDF文件及virlog文件过程及生成元件）1.观察计数器内部原理：2.创建vwf文件，添加node finder并仿真，观察波形和毛刺。3.使用signal tap 文件进行验证。二.0—9计数器中重点问题理解：（1）在①②，③④之间出现毛刺，因为OUT是几个子状态out[0][1][2][3]分别情况的组合，在输入端存在竞争，在输出端出现毛刺，即“冒险”。（2）...
2018-05-11 21:59:59
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空空如也
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