总任务:
用DDS合成信号,经过DAC输出,用ADC采集信号。
使用Signal TAP在时域观察信号
使用 Matlab 在频域观察信号
操作过程:
一.生成分频和倍频锁相环
- 创建一个Megafunction。此在tools/MegaWizard Plug- In Manager,默认选第一项,点Next。
(2)创建PLL。注意以下四点:
1.左侧选择元件类型: I/O选项下ALTPLL;
2.右上方选择FPGA系列;
3.为生成的PLL选择语言,在AHDL,VHDL,Verilog中选择,(在此选择Verilog);
4.为元件命名,此处命名为“pll_DAC_ADC”,在地址栏最后把名字加上去即可,如下:“D:\FPGA\projects\fpga_sdr_lab_dds_dac_adc\lab_dds_dac_adc\project_q72\pll_DAC_ADC"。
效果图如下:
(3)定义PLL。根据自己开发板的时钟信号填写输入,如我的输入时钟是50M,如下图:
接下来将下面的选择框全部取消勾选,如下图:
然后一路next… …
(4)直到进行到定义的关键环节。clock multiplication factor是倍频,clock division factor是分频,在这里选择不同的数值,就会输出不同的分频和倍频的数值。注意系数上限和频率上限,但如果配置不正确,系统会有提示,所以不必太担心。按照设计要求,我们需要一个80M和20M的时钟,配置如下图:
(5)finish 之后,在左侧工程和文件的目录下调出PLL的.v文件,生成symbol即可。
生成过程还可参考新浪博客 《FPGA学习笔记之嵌入式锁相环模块ALTPLL的配置和调用》http://blog.sina.com.cn/s/blog_b351f3660102w2t7.html
二.DDS发生器
理论部分可适量参考《FPGA学习笔记之DDS》,便于理解。网址如下:https://www.cnblogs.com/zhouzheng/p/5793073.html
(1)DDS发生器的module代码如下:
// mc_dds
// multi-cycle dds module
module mc_dds(
CLK , // clock posedge
RST , // reset posedge
FREQIN, // input frequency word
FREQEN, // frequency word input enable
DDSEN , // multi-cycle dds work enable
OUTVD , // dds output valid
DDSOUT); // dds output wave
inpu