时间基准电路和带使能的多周期计数器

这篇博客介绍了如何使用Verilog设计时间基准模块和带使能端的计数器。时间基准模块`cnt_sync`用于产生固定频率的时间基准,最大计数值可配置。带使能的计数器`cnt_en_0to9`在使能信号有效时工作,当计数值达到预设上限时溢出。在实验部分,将时间基准模块的最大计数参数降低以适应仿真时钟周期,并展示了计数器的BDF图和管脚分配。
摘要由CSDN通过智能技术生成


一.示例部分

(1)重点代码:

1.时间基准模块

modulecnt_sync(

 CLK   ,   // clock

 CNTVAL,   // counter value

 OV    );  // overflow

input CLK;

output [32-1:0] CNTVAL;

output OV;

parameter MAX_VAL = 25_000_000;

reg [32-1:0] CNTVAL;

regOV;

 

always@ (po

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