高性能ADDA--按比例缩小技术的集成电路设计 Book 主要内容（二）

按比例缩小技术的集成电路设计（IC Design in Scaled Technologies）

• 20nm、FinFET 及以后的混合信号 IP 设计挑战
  • 工艺相关挑战：20nm 和 FinFET 等深亚微米工艺带来诸多设计挑战，包括工艺参数变化范围增大、I/O 电压受限、晶体管可靠性问题、晶体管尺寸限制、物理设计规则严格、器件匹配困难、仿真验证需考虑寄生效应以及电迁移问题等，这些挑战影响电路性能、可靠性和设计复杂度。
  • 应对策略：针对上述挑战，可采用级联晶体管防止过压应力、运行包含金属电阻的 LPE 仿真验证、使用复合晶体管（由多个单个晶体管组合而成）来模拟长沟道晶体管的直流特性等方法，在一定程度上解决或缓解这些问题，提高混合信号 IP 设计的成功率。
• 纳米级 CMOS 技术中的连续时间模拟滤波器设计
  • 技术缩放对模拟滤波器的影响：纳米级 CMOS 技术中，模拟滤波器设计面临诸多挑战，如电源电压与阈值电压之比降低、晶体管本征增益减小、功耗增加等，但也带来了过渡频率提高的机遇，可实现更高频率的应用。
  • 滤波器设计实例与创新：为应对这些挑战，提出多种连续时间模拟滤波器设计方案，包括用于 DVB - T 接收机的低通滤波器（通过优化偏置电路实现低电压操作）、基于源跟随器和二极管 - C 架构的低功耗滤波器（利用源跟随器的优点提高线性度和效率，或通过二极管 - C 架构实现高效高频滤波）以及用于 60GHz 收发器的滤波器（采用有源 RC 拓扑或超级缓冲器架构，降低带内噪声，满足宽带低噪声要求），这些设计在不同应用场景下表现出良好的性能。
• 利用摩尔缩放和 “超越摩尔” 技术的硅创新：介绍了 FPGA 在采用摩尔缩放和 “超越摩尔” 技术方面的情况，包括工艺选择、3D - IC 技术、SERDES 和高性能 AMS 特性、功耗降低策略以及向 20nm 和 16nm CMOS 的迁移步骤等内容，展示了 FPGA 在技术创新方面的领先地位和发展趋势。
• CMOS 缩放对毫米波频率合成器设计的影响：讨论了 CMOS 缩放对毫米波频率合成器设计的影响，分析了缩放对开关、无源元件等的影响，指出宽带电路受益于技术缩放，但传统 LC 压控振荡器（VCO）性能可能因无源元件性能下降而受限，进而提出一种基于电感分裂的新型 VCO，具有低噪声和宽调谐范围的特点。
• 纳米级 CMOS 技术的数字增强发射机概念：提出新颖的数字增强发射机概念，通过将模拟要求从电压域转换到时域，充分利用缩放 CMOS 技术中的高开关速度，采用创新的数字 RFDAC 概念（基于电流模式和电容操作），并结合预失真、校准、分布式混频器和新型解码方案等技术，满足未来数字发射机架构在蜂窝通信和共存规范方面的严格要求，实现多模式操作。
• 28nm 的 DC/DC 控制器 IP 设计：以 28nm 模拟降压 DC/DC 控制器为例，阐述了深亚微米技术中电源管理 IP 的设计，详细介绍了设计挑战和架构选择，通过利用技术缩放优势，采用纯数字控制引擎生成离散 PWM 驱动信号，实现对复杂芯片电源效率的优化。