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FPGA
findone2
这个作者很懒,什么都没留下…
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智力竞赛抢答器 Verilog HDL 建模*(二)
计数模块计数模块,比赛中要求第一抢答者在规定时间内回答问题,系统开始 30 秒倒计时,倒计时完毕发出响声,若能在规定时间内完成,由主持人按使能开关停止倒计时,不发出响声。计数模块的源程如下:else if (clk == 1’b1)beginif (en == 1’b1)beginll <= ll - 1 ;if (ll == 4’b0000)beginll <= 4’b1001 ;hh <= hh - 1 ;if (hh == 4’b0000 & ll ==原创 2020-07-16 22:30:23 · 1047 阅读 · 0 评论 -
智力竞赛抢答器 Verilog HDL 建模
设计题目: 智力竞赛抢答器 Verilog HDL 建模设计要求: 1、 5 组参赛者进行抢答;2、 当抢先者按下按钮时,抢答器能准确判断,并以声、光标志(模拟)。要求声响、光亮时间为 3s 后自动结束;3、 抢答器应具有互锁功能,某组抢答后能自动封锁其他各组进行抢答;4、 具有限时功能,分 5s 、 10s 、 15s 三档时间,时间到自动发出声响,且计时时间通过数码管显示(以 7 段译码输出、动态扫描方式);5、 犯规、违章警告信号(如主持人未说 “ 开始抢答 ” ,抢答原创 2020-07-16 22:28:03 · 3264 阅读 · 1 评论 -
智力竞赛抢答器Verilog HDL设计
设计任务智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答,有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号,由于系统比较小,速度比较快一般不会有同时按下的可能,所以只有六种状态,然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存,其他选手的输入无效。然后就是对抢答进行时间限制了,根据设定的时间进行倒计时,当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答原创 2020-07-16 22:24:40 · 4279 阅读 · 0 评论 -
FPGA的六层电梯控制器Verilog语言(二)
3设计内容3.1基本状态设计1、采用信号并置处理很多输入信号的方式:always @(call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5)up_all={1’b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1};//将各下降请求信号实时地合并(1楼为底层,无下降请求,考虑到通用性,将第1位填零)always @(call_down_2 or call_down_原创 2020-07-16 22:15:59 · 2639 阅读 · 1 评论 -
FPGA的六层电梯控制器Verilog语言
一、设计要求设计一个六层楼自动电梯控制器,电梯内有六个输入按钮响应用户的上下楼层请求,并有八段数码管显示电梯当前所在楼层位置;在每层电梯入口处设有请求按钮开关,指示用户的上或下的请求。由电机正反转控制电梯的上下运动,超载或关门中断由压力传感器传来信号给控制装置。电梯工作过程共有9种状态:等待、上升、下降、开门、关门、停止、休眠、超载报警以及故障报警状态。一般情况下,电梯工作起始点是第一层,起始状态是等待状态,启动条件是收到上升请求。控制电路应能记忆所有楼层请求信号,并按方向优先控制规则依次响应:运行过程原创 2020-07-16 22:14:43 · 4875 阅读 · 4 评论 -
基于FPGA的出租车计价器设计verilog
系统规范 :2.1 , 出租车计价器的要求 :◇ 出租车起步价为8元,行驶过程中大于两公里后每公里1元,中途停止等待时间累计大于三分钟后按每3分钟1元计价 。◇ 计价系统里程显示范围为:099公里,分辨率1公里。计价费用显示范围为:0999元,分辨率1元。等待计时器显示范围为:0~60分钟,分辨率1分钟。2.2计价系统原理 :出租车载客后,启动计费器,整个系统开始运行,里程计数器和时间计数器从 0 开始计数,费用计数器从8开始计算。再根据行驶里程或停止等待的时间按以上的标准计费。若在行驶状态,则计原创 2020-07-16 22:07:33 · 7656 阅读 · 1 评论