Verilog
findone2
这个作者很懒,什么都没留下…
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Verilog HDL抢答器设计
设计的内容1 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计2 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答器3 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上面的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号4 设置计分电路,每组开始时设置为6分,抢答后由主持人计分,答对一次加1分,错一次减1分。系统设计要求本设计的具体要求是:(1) 设计制作一个可容纳四组参赛原创 2020-07-16 22:32:52 · 8640 阅读 · 2 评论 -
智力竞赛抢答器 Verilog HDL 建模*(二)
计数模块计数模块,比赛中要求第一抢答者在规定时间内回答问题,系统开始 30 秒倒计时,倒计时完毕发出响声,若能在规定时间内完成,由主持人按使能开关停止倒计时,不发出响声。计数模块的源程如下:else if (clk == 1’b1)beginif (en == 1’b1)beginll <= ll - 1 ;if (ll == 4’b0000)beginll <= 4’b1001 ;hh <= hh - 1 ;if (hh == 4’b0000 & ll ==原创 2020-07-16 22:30:23 · 1059 阅读 · 0 评论 -
智力竞赛抢答器 Verilog HDL 建模
设计题目: 智力竞赛抢答器 Verilog HDL 建模设计要求: 1、 5 组参赛者进行抢答;2、 当抢先者按下按钮时,抢答器能准确判断,并以声、光标志(模拟)。要求声响、光亮时间为 3s 后自动结束;3、 抢答器应具有互锁功能,某组抢答后能自动封锁其他各组进行抢答;4、 具有限时功能,分 5s 、 10s 、 15s 三档时间,时间到自动发出声响,且计时时间通过数码管显示(以 7 段译码输出、动态扫描方式);5、 犯规、违章警告信号(如主持人未说 “ 开始抢答 ” ,抢答原创 2020-07-16 22:28:03 · 3286 阅读 · 1 评论 -
智力竞赛抢答器Verilog HDL设计
设计任务智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答,有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号,由于系统比较小,速度比较快一般不会有同时按下的可能,所以只有六种状态,然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存,其他选手的输入无效。然后就是对抢答进行时间限制了,根据设定的时间进行倒计时,当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答原创 2020-07-16 22:24:40 · 4293 阅读 · 0 评论 -
基于 FPGA乒乓球比赛游戏机设计
乒乓球游戏机 系统组成乒乓球比赛游戏机的组成如图1 所示。比赛规则约定:五局三胜; 1 分一局; 裁判发出比赛开始信号,触发FPGA 内部随机数发生器模块产生首次发球权方;比赛进行中,选手连续两次获得发球权后, 发球权交予 对方,如未获发球权方发球, 裁判端犯规音响电路鸣响;6 个LED 排列成行模拟乒乓球台(因为我的开发板上只有6个LED灯,比赛开始时候 中间两个灯亮 ,如果有条件的话有10来个灯最好了); 点亮的LED 模拟乒乓球,受 FPGA 控制从左到右或从右到左移动; 比赛选手通过按钮输入模拟击原创 2020-07-16 22:23:33 · 3249 阅读 · 1 评论 -
Verilog语言乒乓球机7段译码器(三)
仿真编译完成后仿真如图图 4A 方先发球, B 方在恰当的时刻击球成功,当球回到 A 方时, A 方没有及时接到球的仿真波形图 5A 方两次成功发球后 B 方都没有接到球, A 方得 2 分的仿真波形图图 6B 方成功发球后, A 方在恰当的时刻成功接到球,而 B 方没有接到球的情况3 、实验调试结果通过调试我们可以观察到, 8 个 LED 排成一条直线,以中点为界,两边各代表参赛双方的位置,其中一只点亮的 LED 指示球的当前位置,点亮的 LED 依此从左到右,或从右到左,其移动的速度应原创 2020-07-16 22:21:06 · 327 阅读 · 0 评论 -
Verilog语言乒乓球机7段译码器(二)
设计步骤和调试过程1 、模块设计和相应模块代码( 1 ) 发球选择模块 的设计游戏开始时,必须先决定发球权在哪一方。同时,在游戏进行的过程中,必须能够正确交换甲乙双方发球权。相应的代码如下:module Permissions(clk,res,in1,in2,out1,out2,en_jia,en_yi);input clk,res,in1,in2;output out1,out2,en_jia,en_yi;reg out1,out2,en_jia,en_yi;wire w1,w2,a,b;原创 2020-07-16 22:20:04 · 1262 阅读 · 1 评论 -
Verilog语言乒乓球机7段译码器
EDA 技术是现代电子设计领域的一门技术,它提供了基于计算机和信息技术的电路设计方法,不依托其他设计工具,仅以计算机为工具,在 EDA 软件上完成设计、编译、仿真。 EDA 技术正以空前的发展速度和规模渗透到各行各业。在这个快节奏生活的社会,人们外出的休闲娱乐活动越来少,而越来越多的电子游戏解决了这个问题,人们可以在家中玩各种休闲娱乐节目。所以设计了基于 FPGA 的两人乒乓球游戏机,让人们能在忙碌中有时间体验下体育节目的乐趣。 FPGA 器件具有高开发周期短,高集成度,现场可修改等特点,因此十分有必要对原创 2020-07-16 22:18:50 · 1329 阅读 · 1 评论 -
FPGA的六层电梯控制器Verilog语言(二)
3设计内容3.1基本状态设计1、采用信号并置处理很多输入信号的方式:always @(call_up_1 or call_up_2 or call_up_3 or call_up_4 or call_up_5)up_all={1’b0, call_up_5, call_up_4, call_up_3, call_up_2, call_up_1};//将各下降请求信号实时地合并(1楼为底层,无下降请求,考虑到通用性,将第1位填零)always @(call_down_2 or call_down_原创 2020-07-16 22:15:59 · 2650 阅读 · 1 评论 -
计时模块的 VerilogHDL 源代码
计时模块的 VerilogHDL 源代码:module js(reset,start,clk_1,jishi,jishi_1);input reset,start,clk_1;output jishi,jishi_1;reg [5:0] count1,count2;reg [7:0] jishi,jishi_1;always@(negedge reset,posedge clk_1)beginif(!reset)begincount2=6’b000000;count1=6’b00000原创 2020-07-16 22:08:45 · 904 阅读 · 0 评论