智力竞赛抢答器 Verilog HDL 建模

设计题目： 智力竞赛抢答器 Verilog HDL 建模
设计要求： 1、 5 组参赛者进行抢答；
2、 当抢先者按下按钮时，抢答器能准确判断，并以声、光标志（模拟）。要求声响、光亮时间为 3s 后自动结束；
3、 抢答器应具有互锁功能，某组抢答后能自动封锁其他各组进行抢答；
4、 具有限时功能，分 5s 、 10s 、 15s 三档时间，时间到自动发出声响，且计时时间通过数码管显示（以 7 段译码输出、动态扫描方式）；
5、 犯规、违章警告信号（如主持人未说 “ 开始抢答 ” ，抢答者按下按钮），以指示灯闪烁标志；
6、 系统具有一个总复位开关；
7、 用 Verilog HDL 对此抢答器进行建模，并在 Modelsim SE 或 Quartus II 平台进行仿真测试，给出仿真结果。

设计任务

智力竞赛抢答器的 Verilog HDL 建模
一、设计任务与要求
智力竞赛抢答器 Verilog HDL 要求有 5 组参赛者进行抢答，有五个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有五种状态，然后系统能够根据这五种状态进行适时的显示和提示。本系统设计的是以数码管显示对应选手的编码，并且显示选手之前对应的 LED 灯。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在设定的时间里面完成抢答后，系统自动停止计时。系统