智力竞赛抢答器Verilog HDL设计

设计任务
智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答，有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答，系统显示该选手号，同时蜂鸣器响，该抢答无效。还有清除复位键，抢答完成以后按复位键即可清除已有的状态。通过Verilog HDL程序代码实现系统的各个功能。
二、设计目的与要求
目的：理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，培养学生正确的设计思想，严肃认真、实事求是的科学态度和勇于探索的创新精神。通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤，通过Verilog 程序的编写，进一步熟悉Verilog HDL 的语法知识；规范化训练学生撰写技术研究报告，提高书面表达能力。
要求：
 掌握FPGA设计系统的一般方法。
 熟练掌握使用modelsim软件设计较复杂的数字逻辑电路。
 培养学生独立分析问题和解决实际问题的能力。
三、 课程设计的内容
设计一抢答器，要求如下：
(1)抢答台数为6；
(2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警；
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