verilog学习|《Verilog数字系统设计教程》夏宇闻 第三版思考题答案（第十三章）

《Verilog数字系统设计教程》夏宇闻 第三版思考题
答案合集 ： Verilog学习系列 第三部分

1.是不是只要符合Verilog语法仿真行为正确的模块都可以综合成电路结构?

  不是，异步状态机不能够综合成电路结构。

2.为什么在用Verilog 设计方法时不采用异步的状态机，采用异步状态机有什么问题不好解决?

  因为大多数综合器不能综合采用Verilog HDL描述的异步状态机转换为电路网表。异步状态机是没有确定时间的状态机，它的状态转移不是由唯一的时钟跳变沿所触发，采用异步状态机不容易判别触发脉冲是正常的触发还是冒险竞争产生的毛刺。

3.用always块语句如何编写纯组合逻辑电路?在哪些情况下会生成不想要的锁存器?

  用always块设计纯组合逻辑电路时，在生成组合逻辑的always块中参与赋值的所有信号都必须有明确地值，然后只要在 always块中进行赋值就可以了。如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，那么在综合时将会为该没有列出的信号隐含的产生一个透明锁存器。

4.请用清晰的语句把标准的可综合的带同步复位端的同步状态机的样板模块表达出来。

always @ (posedge clk)
	begin
		if