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RSS订阅原创 Xilinx仿真库文件永久添加到ModelSim的默认库
为了提高仿真效率，有时需要单独运行ModelSim，但是ModelSim默认库中没有Xilinx的仿真库，导致不能使用ModelSim单独进行仿真。本文介绍一种方法，可以将Xilinx仿真库文件永久添加到ModelSim的库中，每次打开ModelSim就会默认添加Xilinx所有的仿真库文件，不需要每次单独添加。前期准备1、Xilinx相关软件安装正确，并且已经生成仿真库文件（具体的生成仿真...
2019-08-25 23:52:24
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原创 Verilog TCL使用总结
1.Simulation启动仿真：launch_simulation关闭仿真：close_sim2.Synthesis复位综合：reset_run synth_1（启动综合必须复位Synthesis）;启动综合：launch_runs synth_1 -jobs 23.保存ILA抓取的数据将抓取的ILA数据保存为csv格式：write_hw_ila_data -csv_...
2019-08-08 23:19:10
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原创 Verilog系统函数的应用总结
$random：产生32位的随机数，它是一个带符号的整形数；产生有符号随机数：data = $random % 10 ； //产生一个在-9—9范围的随机数;产生无符号随机数：data = {$random} % 10；//产生一个在0—9范围的随机数;...
2019-08-08 23:04:32
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原创 Verilog实现16bits*16bits有符号型乘法（1）
实验目的1、利用纯逻辑实现16*16有符号型阵列乘法器；2、对比XilinxMultiplier IP纯逻辑实现16*16有符号型乘法器的资源使用情况及性能；源代码链接：https://download.csdn.net/download/flypassion/11470999 实现内容 1、纯逻辑实现16*16有符号型阵列乘法器（无流水） ...
2019-08-04 22:56:46
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原创 Verilog乘法的实现——几种使用多级流水实现方法对比（2）
实验目的研究实现不同级流水下Verilog实现16位有符号乘法器使用的资源情况。实验内容1.XilinxMultiplier IP配置成DSP实现（Multiplier Construction：Use Mults） Pipeline Stages：1 资源使用情况 Pipeline Stages：3 资源使用情况 Pipeline ...
2019-08-02 23:42:09
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原创 Verilog乘法的实现——Xilinx Multiplier IP研究（1）
实验目的Verilog实现乘法用多种方法，可以直接使用官方现成的IP，也可以自己写RTL代码。本系列研究Xilinx乘法器IP核的配置使用方法、不同配置下资源占用情况，以及和自己设计的RTL多级流水乘法器对比，本文只针对Xilinx Multiplier IP的使用情况和不同配置下资源占用情况进行分析，下一篇文章将对比不同流水情况下的情况。实验代码及测试代码：https://download...
2019-08-02 20:24:35
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m_Sequence.m
2019-09-28
空空如也
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