2017年06月_FPGADesigner

07月 06月

原创 FPGA综合系统设计（二）：基于FPGA的温度采集和以太网传输

概述接着上一篇博文的主题，继续讨论FPGA数据采集-传输-显示系统的设计方法。本文以“基于FPGA的温度采集与以太网传输”这个课题为核心展开讨论系统设计的方法，一方面巩固上一篇介绍的设计思想，另一方面会看到一些新产生的问题。系统结构框图如下图所示。温度传感器如模拟式的PT100，FPGA可以用ADC模块来采集，这种对采集速率要求不高的应用就不需要用上一篇中那样的高速并行ADC，用普通的串行ADC采集

2017-06-30 11:53:52 9480 2

原创 FPGA综合系统设计（一）：1.2/50μs冲击电压测量与显示

FPGA数据采集-传输-显示系统（一）我将会以（1）基于FPGA的1.2/50μs冲击电压测量与显示；（2）基于FPGA的温度采集和以太网传输；这两个课题为基础详细介绍在系统

2017-06-27 23:59:33 6687 2

原创从2017.06.22开始

仅以此文纪念一个不会有人看的博客系列的开始~ 就在今天，博主还是一名成都信息工程大学电子信息工程专业的大三学生，正在准备考研的路上~ 博主的大学生涯比不上一些大神忙碌不堪，但也有一些自己的学习心得和职业规划。楼主从大一下半学期（2015年6月份）开始，由于一个雷达信号处理有关的项目，开始入了FPGA，从此不能自拔。从一开始苦学Verilog HDL，到接

2017-06-22 11:24:16 4760 31

FPGA综合系统设计（五）频谱分析系统

FPGA驱动AD9226，65M采样，做FFT进行频谱分析，将计算结果用双口RAM缓存，通过串口发送到PC上，完整Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA数字信号处理（九）Vivado FFT IP核实现

调用Vivado的FFT IP核对输入信号进行频谱分析，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA综合系统设计（二）基于FPGA的温度采集和以太网传输

FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA综合系统设计（一）1.250μs冲击电压测量与显示

ADC采集信号，FIFO缓存，通过串口发送数据到PC显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（五）Vivado FIR IP核实现

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-08

FPGA数字信号处理（四）Quartus FIR IP核实现

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-07

FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-06

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2018-06-06

FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2018-05-30

FPGA综合系统设计（四）：串口控制的DDS信号发生器

设计一个系统：串口接收频率、相位控制字，控制的DAC输出波形（正弦波、三角波、锯齿波、方波、直流）设计中取DAC输出时钟为50MHz，波形存储深度为512点（取信号的一个周期），用matlab生成mif格式的文件分别存储正弦波、方波、三角波、锯齿波的数据。含testbench，已在开发板上验证。

2018-05-26

空空如也

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