2018年05月_FPGADesigner

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原创 FPGA数字信号处理（一）数字混频（NCO与DDS的使用）

这是数字信号处理系列的第一篇，以简单的数字混频为例，介绍在FPGA程序设计中很重要的二进制原码、补码；有符号数、无符号数的问题。本文不是像课本那样介绍这些基础概念，而是介绍很实际的设计方法。借助于数字混频这个设计，本文还会介绍用途非常广泛的Altera公司Quartus中的NCO IP核、Xilinx公司Vivado中的DDS Compiler IP核的具体使用方法。混频原理混频就...

2018-05-30 16:27:36 59641 20

原创 Testbench编写指南（2）文件的读写操作

Testbench编写指南是博主新开的一个系列，主要介绍在编写testbench时使用到的技巧，让编写者的水平不再仅仅停留在时钟信号、复位信号等简单信号的设置上，更好的完成对设计的仿真工作。第一篇的题材是文件的读写控制，仿真时经常需要从文件中读取测试激励，还要将仿真结果存取在文件中供其它程序读取调用。读取txt文件数据示例代码如下：integer i; //数组坐标r...

2018-05-27 17:36:13 26985 5

原创 FPGA综合系统设计（四）：串口控制的DDS信号发生器

传统DDS原理        DDS 全称 Direct Digital Synthesizer（直接数字合成），是从相位出发，直接采用数字技术产生波形的一种频率合成技术。基本模型如上图所示，主要由时钟频率源fclk、相位累加器、波形存储器、及后级数模转换器（DAC）、低通滤波器(LPF)组成。频率控制字M和相位控制字分别...

2018-05-26 10:22:00 7222 2

FPGA综合系统设计（五）频谱分析系统

FPGA驱动AD9226，65M采样，做FFT进行频谱分析，将计算结果用双口RAM缓存，通过串口发送到PC上，完整Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA数字信号处理（九）Vivado FFT IP核实现

调用Vivado的FFT IP核对输入信号进行频谱分析，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA综合系统设计（二）基于FPGA的温度采集和以太网传输

FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA综合系统设计（一）1.250μs冲击电压测量与显示

ADC采集信号，FIFO缓存，通过串口发送数据到PC显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（五）Vivado FIR IP核实现

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-08

FPGA数字信号处理（四）Quartus FIR IP核实现

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-07

FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-06

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2018-06-06

FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2018-05-30

FPGA综合系统设计（四）：串口控制的DDS信号发生器

设计一个系统：串口接收频率、相位控制字，控制的DAC输出波形（正弦波、三角波、锯齿波、方波、直流）设计中取DAC输出时钟为50MHz，波形存储深度为512点（取信号的一个周期），用matlab生成mif格式的文件分别存储正弦波、方波、三角波、锯齿波的数据。含testbench，已在开发板上验证。

2018-05-26

空空如也

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