2018年06月_FPGADesigner

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原创 FPGADesigner《FPGA数字信号处理系列》目录与传送门

本系列介绍Alter/Xilinx FPGA中各种数字信号处理算法的实现，学习各种DSP IP核的使用方法，以及DSP算法的设计思路和关键问题。

2018-06-12 14:16:01 19643 4

原创 Testbench编写指南（3）模块化工程的仿真方法

第二篇的题材是模块化工程的仿真设计方法。现在只要是功能比较完善、规模比较大的FPGA设计都会采用模块化设计的方法。本文介绍在模块化设计过程中编写testbench并仿真的方法，Vivado对此有很好的特性支持，使用Quartus+ModelSim也可以达到同样的效果。仿真第1个子模块在开始设计前，根据设计划分好各功能模块（为了叙述方便，这里以对“FPGA数字信号处理（十三）锁相环位...

2018-06-26 15:34:09 10682 1

原创 FPGA综合系统设计（七）基于DDC的两路信号相位差检测

概述本文记录一个简单的数字信号处理综合系统。在这个设计实例中，由DDS生成模拟中频信号与本振信号，使用DDC（Digital Down Converter，数字下变频）提取出同相分量i和正交分量q，计算两路信号之间的相位差，将测量结果通过串口发送至PC，使用Qt上位机做界面显示。这是一些完成本文设计的参考文章： 1. DDS IP核的使用参考FPGA数字信号处理（一）数字混频（NCO与...

2018-06-23 17:13:47 15285 11

原创 FPGA数字信号处理（十四）Vivado Cordic IP核计算arctan

在数字信号处理系统中经常需要计算arctan函数，比如在解调系统中由DDC得到复基带信号q和i支路计算arctan(q/i)即可得到基带信号的相位。在FPGA设计中可以使用CORDIC算法来实现arctan。本文将介绍在Vivado开发环境下如何使用Xilinx提供的Cordic(6.0) IP核计算arctan。该IP核还可以实现其它CORDIC算法可实现的功能，将在后面的文章中介绍。...

2018-06-23 00:21:00 24300 2

原创 FPGA综合系统设计（六）脉冲参数测量仪

概述这篇博文记录一下博主在两年前大二时做过的一个小东西。在这个设计实例中，使用并行ADC采集脉冲信号，测量其频率、占空比、幅度、上升沿和下降沿时间，将测量结果通过串口发送至MSP430单片机，使用TFT做界面显示。另外FPGA还可以输出一路10%占空比的标准1MHz脉冲信号。这是一些完成本文设计的参考文章： 1. ADC采集设计参考“FPGA基础设计（五）：并行ADC与DAC” htt...

2018-06-18 14:11:49 6873 6

原创 FPGA数字信号处理（十二）滑动平均滤波器

上一篇介绍了数字通信系统中ASK解调技术的FPGA实现。在ASK解调系统中，需要对低通滤波器提取出的基带包络信号做判决输出，本文将介绍其中涉及到的判决门限问题，以及在FPGA中的实现方法。判决门限由上一篇可知，LPF输出的基带包络信号包含有直流分量。2ASK信号只有2种电平状态，因此只需要将基带波形的直流分量作为判决门限即可。4ASK信号有4种电平状态：最大幅度的0、1/3、2/3...

2018-06-17 17:23:24 17097 4

原创 FPGA数字信号处理（十一）ASK解调技术

上一篇介绍了数字通信系统中ASK调制技术的FPGA实现。调制信号经过DAC、可选的带通滤波器、功率放大器、天线发送出去后，在接收端收到ASK信号后需要对其解调，提取出包含的信息（基带信号）。无论在哪种调制解调系统中，解调总比调制要复杂很多，本文开始将介绍ASK解调系统的实现。ASK解调ASK信号的解调有包络检波法（非相干解调）和同步检测法（相干解调）两种方法。同步检测法系统框图如下...

2018-06-17 14:12:13 24497 9

原创 FPGA数字信号处理（十）ASK调制技术

本系列的1~9篇介绍了数字信号处理系统的基础概念以及FIR、IIR和FFT三种基本运算单元，从本文开始将介绍一些数字信号处理系统。本文将介绍数字通信系统中ASK调制技术的FPGA实现。调制技术在通信系统中，由于一般情况下信道不能直接传输基带信号，因此必须用基带信号对载波信号（通常是正弦波）的某些参量进行控制，使其随着基带信号的变化而变化，这个过程称作调制，得到的信号称作调制信号（已...

2018-06-15 22:46:53 21988 7

原创 FPGA综合系统设计（五）频谱分析系统

概述FFT是许多数字信号处理算法中的基本运算单元，我们经常会用到FFT对采集到的信号做频谱分析。在这个设计实例中，我们使用并行ADC采集外部信号，经过FFT处理，将计算结果通过串口发送至PC。由于FFT处理速度与串口通信速度之间存在差异，中间还需要加入一个跨时钟域处理单元。这是一些完成本文设计的参考文章： 1.ADC采集设计参考“FPGA基础设计（五）：并行ADC与DAC” https:...

2018-06-14 18:07:32 10944 11

原创 FPGA数字信号处理（九）Vivado FFT IP核实现

该篇是FPGA数字信号处理的第9篇，选题为DSP系统中极其常用的FFT运算。上篇介绍了Quartus环境下FFT IP核的使用“FPGA数字信号处理（八）Quartus FFT IP核实现https://blog.csdn.net/fpgadesigner/article/details/80690345 ”。本文将介绍在Vivado开发环境下使用Xilinx提供的FFT IP核进行FFT运算的设...

2018-06-14 16:27:45 39056 50

原创 FPGA数字信号处理（八）Quartus FFT IP核实现

本系列的2-7篇分别介绍了FIR和IIR滤波器的FPGA实现。除了数字滤波器外，快速傅里叶变换（FFT）也是DSP系统常用的运算单元，用于对信号进行频域分析。FFT算法的实现很复杂，但Altera和Xilinx都提供了可快速上手使用的IP核。本文将先介绍如何使用Quartus的FFT IP核进行频谱分析。IP核概述由于版本的关系，Quartus提供的IP核有两种，老版本集成在“Mega...

2018-06-14 11:22:07 36163 43

原创 Qt程序设计(五)：仪器管理软件-保存与浏览PDF

在博主设计的一个仪器管理软件中，搭建了示波器、频谱仪、DDS等仪器的软件界面，遇到了一个需求：设计希望能够将仪器测试结果以PDF格式保存下来，并且能够打开PDF浏览，实现更好的人机交互。本文将介绍这个功能的实现。保存PDF 图形绘制采用的是“Qt程序设计(四)：气象自动监测站-数据实时曲线绘制https://blog.csdn.net/FPGADesigner/article/detai...

2018-06-13 10:21:55 1771 1

原创 FPGA基础设计（五）：并行ADC与DAC

概述ADC和DAC是FPGA与外部信号的接口，从数据接口类型的角度划分，有低速的串行接口和高速的并行接口。FPGA经常用来采集中高频信号，因此使用并行ADC和DAC居多。本文将介绍如何使用FPGA驱动并行ADC和并行DAC芯片。并行接口包括两种数字编码方式：带符号数signed与无符号数unsigned。本文还将介绍使用不同编码方式的ADC与DAC时需要注意的问题。接口协议以A...

2018-06-12 22:32:31 36421 14

原创 FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

该篇是FPGA数字信号处理的第七篇，上一篇介绍了直接型IIR滤波器的原理，详细介绍使用Verilog HDL设计直接型IIR滤波器的方法。本文会介绍如何用Verilog HDL设计级联型IIR滤波器。级联型IIR计算速度快，占用资源少，比起直接型更为常用。 IIR滤波器将IIR滤波器系统函数的分子分母进行因式分解（分解为实数和复共轭对），再将每一对共轭因子合并为实数二阶因子： ...

2018-06-11 17:32:26 12255 1

原创 FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

该篇是FPGA数字信号处理的第六篇，2-5篇介绍了DSP系统中极其常用的FIR滤波器。本文将简单介绍另一种数字滤波器——IIR滤波器的原理，详细介绍使用Verilog HDL设计直接型IIR滤波器的方法，下一篇会介绍如何用Verilog HDL设计级联型IIR滤波器。数字滤波器数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多；IIR的特点是：非线...

2018-06-11 15:05:00 23119 13

原创 FPGA数字信号处理（五）Vivado FIR IP核实现

该篇是FPGA数字信号处理的第五篇，选题为DSP系统中极其常用的FIR滤波器。本文将在前三篇的基础上，继续介绍在Vivado开发环境下使用Xilinx提供的FIR IP核进行FIR滤波器的设计。1.“FPGA数字信号处理（二）并行FIR滤波器Verilog设计” https://blog.csdn.net/fpgadesigner/article/details/80594627 2.“F...

2018-06-08 12:04:59 31600 25

原创 FPGA数字信号处理（四）Quartus FIR IP核实现

该篇是FPGA数字信号处理的第四篇，选题为DSP系统中极其常用的FIR滤波器。本文将在前两篇的基础上，继续介绍在Quartus开发环境下使用Altera（或者叫Intel）提供的FIR IP核进行FIR滤波器的设计。1.“FPGA数字信号处理（二）并行FIR滤波器Verilog设计” https://blog.csdn.net/fpgadesigner/article/details/8059...

2018-06-07 10:47:08 26564 24

原创 FPGA数字信号处理（三）串行FIR滤波器Verilog设计

该篇是FPGA数字信号处理的第三篇，选题为DSP系统中极其常用的FIR滤波器。本文将在上一篇“FPGA数字信号处理（二）并行FIR滤波器Verilog设计” https://blog.csdn.net/fpgadesigner/article/details/80594627的基础上，继续介绍串行结构FIR滤波器的Verilog HDL设计方法。串行FIR并行FIR使用n/2（借助线性...

2018-06-06 18:07:16 17332 27

原创 FPGA数字信号处理（二）并行FIR滤波器Verilog设计

该篇是FPGA数字信号处理的第二篇，选题为DSP系统中极其常用的FIR滤波器。本文将简单介绍FIR滤波器的原理，详细介绍使用Verilog HDL设计并行FIR滤波器的流程和方法。接下来几篇会介绍串行结构FIR的Verilog设计、使用Quartus和Vivado的IP核设计FIR的方法。数字滤波器数字滤波器从实现结构上划分，有FIR和IIR两种。FIR的特点是：线性相位、消耗资源多...

2018-06-06 14:38:50 32122 21

FPGA综合系统设计（五）频谱分析系统

FPGA驱动AD9226，65M采样，做FFT进行频谱分析，将计算结果用双口RAM缓存，通过串口发送到PC上，完整Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA数字信号处理（九）Vivado FFT IP核实现

调用Vivado的FFT IP核对输入信号进行频谱分析，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-14

FPGA综合系统设计（二）基于FPGA的温度采集和以太网传输

FPGA驱动DS18B20，温度数据用双口RAM缓存，通过以太网发送温度到PC，可用网络调试工具显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA综合系统设计（一）1.250μs冲击电压测量与显示

ADC采集信号，FIFO缓存，通过串口发送数据到PC显示，Quartus工程；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-13

FPGA数字信号处理（七）级联型IIR滤波器Verilog设计

使用Vivado完成级联型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（六）直接型IIR滤波器Verilog设计

使用Vivado完成直接型结构IIR滤波器Verilog HDL设计，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-11

FPGA数字信号处理（五）Vivado FIR IP核实现

调用Vivado的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-08

FPGA数字信号处理（四）Quartus FIR IP核实现

调用Quartus的FIR Compiler IP核完成FIR滤波，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-07

FPGA数字信号处理（三）串行FIR滤波器Verilog设计

串行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀；具体说明可参考本人博客。CSDN博客搜索：FPGADesigner

2018-06-06

FPGA数字信号处理（二）并行FIR滤波器Verilog设计

并行结构FIR滤波器的Verilog HDL代码，Vivado工程，含testbench与仿真，仿真结果优秀

2018-06-06

FPGA数字信号处理（一）数字混频

数字混频的Veriloag代码，Quartus工程，含testbench仿真。程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。

2018-05-30

FPGA综合系统设计（四）：串口控制的DDS信号发生器

设计一个系统：串口接收频率、相位控制字，控制的DAC输出波形（正弦波、三角波、锯齿波、方波、直流）设计中取DAC输出时钟为50MHz，波形存储深度为512点（取信号的一个周期），用matlab生成mif格式的文件分别存储正弦波、方波、三角波、锯齿波的数据。含testbench，已在开发板上验证。

2018-05-26

空空如也

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